JPH02135893A

JPH02135893A - Ｐａｌ方式テレビジョン同期信号発生装置

Info

Publication number: JPH02135893A
Application number: JP28929888A
Authority: JP
Inventors: Yukio Nakagawa; 幸夫中川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-11-16
Filing date: 1988-11-16
Publication date: 1990-05-24
Anticipated expiration: 2010-02-15
Also published as: JPH0714215B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は信号発生技術に関し、詳細には一方の信号の周
波数が他方の信号周波数の整数倍でない、互いに所定関
係にあるＰＡＬ同期信号を発生するための信号発生装置
に関するものである。

従来の技術デジタルＶＴＲ等の再生処理回路に於て、テレビジジン
放送用の信号であるガラ−バースト及び垂直、水平同期
信号を含むコンポジット映像信号を生成する場合、ＶＴ
Ｒに於ける記録再生は、同期信号、バースト等の同期信
号を取り除いた状態で行われるので、それらのデータを
挿入する事が必要である。コンポジット映像信号をカラ
ーサブキャリア周波数の整数倍のサンプリング周波数で
符号化して記録するデジタルＶＴＲに於ては、例えばＮ
ＴＳＣ方式のカラーテレビジョン方式については、カラ
ーサブキャリアと水平同期信号の画周波数の比が４５５
：　２の関係であるため、これらの位相関係を維持しな
がら同期信号、バースト等のデータを発生するることは
比較的容易である。

しかしながらＰＡＬ方式のコンポジット映像信号に於て
は水平周波数Ｆｈとカラーサブキャリア周波数Ｆｓｃと
の間の関係がＦｓｃ　　＝　（１１３５／４）Ｆｈ＋２５　　　　　
　　　　　　　　　　　　　・＝　（１）で表されるよ
うにかなり複雑となる。従ってカラーサブキャリア周波
数の整数倍のサンプリング周波数で水平同期信号を生成
する方法は非常に複雑な回路技術を必要としていた。例
えばデジタル的な周波数変調器を使用してサブキャリア
周波数の整数倍の周波数から水平周波数を発生する方法
（特開昭６０−２３６３７０号公報）や、サブキャリア
周波数に関係するサンプリングのクロックをカウントし
て２５Ｈ２の位相情報を作成し、前記位相情報を作成す
る第１のカウンタと、サンプリングクロックをカウント
し１水平期間の一定位置で一定カウント値を得るような
第２のカウンタ回路を備えて、第１のカウンタからの位
相情報と第２のカウンタ回路のカウント値より一定波形
を記憶したＲＯＭ　（リード−オンリ・メモリ）を読み
出すことにより同期信号及び水平周波数に依存する各種
データを生成する方法（特開昭６２−７７７９３号公報
）である。

発明が解決しようとする課題従来例の詳細な説明は前記した特許公報に明記しである
ので省略するが、前記した第１番目の方法に於ては周波
数変調を行う部分に乗算器を必要とし、完全なデジタル
データの形で同期信号を発生しようとすれば回路規模が
大きくなり、実現が困難となる。また、第２番目の方法
は２５Ｈ２の位相情報を作成するカウンタのビット数が
制限されるため、サンプリング位相に対する水平同期信
データの位相が不連続となる。そのためアナログ信号に
変換した際の位相ずれは微少であるためほとんど問題と
ならないが、アナログデータでのダビングを繰り返した
場合や、完全なデジタルデータで他の機器とのインター
フェイスを考えた場合に同期信号データの下位ビットに
僅かながら誤差を生じて正確な情報伝達が不可能となる
。

本発明は上記従来の問題点を解決するもので、１データ
当りのビット数の多い高品位な映像信号を扱うデジタル
ＶＴＲに於ても同期信号データを下位ビットまで正確に
発生することの出来る同期信号発生装置を提供すること
を目的とする。

課題を解決するための手段この目的を達成するために本発明のＰＡＬ方式テレビジ
ョン同期信号発生装置はＰＡＬカラーサブキャリア周波
数に関連した周波数を有するクロックを発生するクロッ
ク発生回路と、前記クロック発生回路のクロックをカウ
ントしほぼ１水平区間（以下ＩＨという）の概略の位置
を示すラインアドレスの上位ビットを発生する第１のカ
ウンタ回路と、前記第１のカウンタ回路のラインアドレ
スに対し１クロック以下の位置ずれをカウントしライン
アドレスの下位ビットを発生する第２のカウンタ回路と
、前記第１．第２のカウンタ回路のアドレスより水平同
期信号の波形データを発生するＲＯＭ回路を備えている
。

作用本発明は上記した構成により、第１のカウンタはクロッ
ク発生回路のクロックを係数することにより一水平走査
区間の既略位置を示す上位ラインアドレスとなり、第２
のカウンタは１クロツタ内でのサンプリング位相を示す
下位ラインアドレスとなり、これらのカウンタのアドレ
スによりＩＨ区間に於けるサンプリング位置を量子化の
誤差なく正確に表現される。従って前記アドレスをもと
にＲＯＭ回路で発生されるデータも時間軸上で連続なも
のとなっている。

実施例以下本発明の一実施例のＰＡＬ方式テレビジョン同期信
号発生装置について、図面を参照しながら説明する。

第１図は本発明の一実施例におけるＰＡＬ方式テレビジ
ａン同期信号発生装置のブロック図を示すものである。

第１図において、１はクロック発主回路、２は第１のカ
ウンタ回路、３は第２のカウンタ回路、４はＲＯＭ回路
である。

クロック発生回路１は、例えばカラーサブキャリア周波
数の４倍の周波数のクロックＧＫを発生する。ここで１
水平期間の時間ＨをＨ＝１／Ｆｈ　　　　　　　　　　　　　・・・（２）
クロックＣＫの１クロックの周期ＴをＴ　　＝　１　／　４Ｆｓｃ　　　　　　　　　　　−
（３）とし、さらにＰＡＬ方式映像信号のフレーム周波
数２５Ｈｚが１／６２５Ｈに相当することから、１／Ｇ
２５）１　　＝２５　　　　　　　　　　　　・・・（
４）が与えられるので、（２）〜（４）式と前記（１）
式より１水平期間Ｈのクロック数は次式で与えられる。

Ｈ＝　（１１３５＋４／Ｇ２５）Ｔ　　　　　　　　　
・・・（５）従って、ただ単にクロックＣＫをカウント
するだけでは４／Ｇ２５の端数があるため正確なＩＨ区
間での位置を表現することは不可能である。

そこで、第１のカウンタ回路２でクロックＧＫをカウン
トし、０〜１１３５までのクロック幅間隔の位置を示す
ラインアドレスの上位ビットを発生し、さらに第２のカ
ウンタ回路３で１クロック内のサンプリング位置の位相
をカウントする。第１図に於ける各部のデータタイミン
グを第２図に示す。

第１のカウンタ回路２はアップカウンタ２１とデコーダ
２２で構成される。デコーダ２２は通常アップカウンタ
２１のカウント値が１１３４になった場合に論理レベル
が”Ｈ”となる信号ａをアップカウンタ２１のクリア人
力ＣＬに供給する。

従って第１のカウンタ回路２は通常Ｏ〜１１３４の値を
繰り返す巡回形のアップカウンタとなる。

アップカウンタ２１のカウント値はラインアドレスの上
位ピッ）ＨＡとしてＲＯＭ回路４に供給される。但し、
第２のカウンタ回路３の減算回路３２から、サンプリン
グ位相を示すラインアドレスの下位ビットが０〜３の間
にある場合に論理レベルが”Ｈ″′となる信号すがデコ
ーダ２２に供給されている。そしてデコーダ２２で作成
される信号ａは、供給された信号すが”Ｈ′”の時には
ラインアドレスの上位ビットＨＡが１１３４ではなく１
１３５の時に”Ｈ”となるようデコーダ２２を構成して
いる。即ち第１のカウンタ回路２は信号すがＩＴ　Ｈ”
のときにのみＯ〜１１３５のカウント値を巡回するカウ
ンタとなる。アップカウンタ２１の巡回周期はほぼＩＨ
となることは（５）式より明かである。

第２のカウンタ回路３はレジスタ３１と減算回路３２で
構成される。レジスタ３１の出力であるラインアドレス
の下位ビットＬＡは減算回路３２に供給され、そこで下
位ピッ）ＬＡは数値４が減算され、その結果はレジスタ
３１の入力Ｄ１に供給される。減算回路３２に於て結果
にアンダーフローを生じた場合、すなわち下位ピッ）Ｌ
ＡがＯ〜３の値である場合、減算結果は（６２５＋ＬＡ
−４）となるように減算回路３２を構成する。レジスタ
３１は減算回路３２から供給されたデータ旧をクロック
ＣＫでラッチして下位ビットＬＡを作成する。但し、デ
ータＤＩがラッチされ下位ビットＬＡが変更されるのは
レジスタのロード入力ＬＤに供給される信号ａが”Ｈ”
の時だけである。以上の説明の構成により、第２のカウ
ンタ回路３は６２４〜Ｏの間のデータを繰り返し、ＩＨ
単位でそのカウント値が４ずつ減るダウンカウンタとな
る。レジスタの出力であるラインアドレスの下位ビット
ＬＡも上位ビットＨＡ同様ＲＯＭ回路４に供給される。

ここでラインアドレスの上位ビットＨＡと下位ビットＬ
Ａについてさらに詳細な説明を加える。

ラインアドレスＨＡ、ＬＡはＩＨ区間の開始をＯとし、
ＩＨ区間である１　１３５＋４／６２５の間におけるク
ロックＣＫのサンプリング位置を示す。

上位ビットＨＡは１クロック単位の位置を表し、０〜１
１３５の値で変化する。下位ピッ１−ＬＡは１クロツタ
の間をさらに６２５に分割して、１クロック間でのサン
プリング位相を表現する。即ち、上位ピッ）ＨＡの値を
Ｘ、下位ピッ）ＬＡの値をｙとすれば、　（ｘ＋７／６
２５）がその時点に於けるＩＨ区間内でのサンプリング
位相となる。

ＲＯＭ回路４は供給されたラインアドレスの上位ピッ）
ＨＡと下位ピッ）ＬＡより、水平周波数に依存する各種
同期信号データおよびバーストのエンベロープ、映像信
号とブランキング期間の境界に於ケるエンベロープ等の
エンベロープデータを作成するものである。垂直同期区
間の等価パルス、垂直同期信号、垂直期間のブランキン
グに対しては垂直制御回路４４で垂直同期部分に関する
制御データＣｖをＲＯＭ４１のアドレスＲＡを発生する
アドレスエンコーダ４２に供給する。同期信号及び各種
エンベロープデータの変化は通常８クロック以下で完了
し、他の部分については変化しない固定のデータで置き
換え可能である。従って本実施例に於てはアドレスエン
コーダ４２に供給するラインアドレスの上位ビットＨＡ
は１１ピット中８クロック分の時刻を示す下位３ビツト
のみを供給している。下位ビットＬＡについては１０ビ
ツトすべてを入力する。ＲＯＭ４１で発生するデータの
位相としてそれほど精度を要しない場合は下位ピッ）Ｌ
Ａの下位の方のビットを切捨てるかあるいはまるめの処
理を使用しビット数を少なくすることも可能である。

ＲＯＭ４１で現在発生すべきデータＤＯが同期信号ｆ−
夕あるいはエンベロープデータの立ち下がり、立ち上が
りでの変化の傾斜を表すデータか、あるいはデータの変
化の無い一定データの区間であるかは、水平制御回路４
３で上位ピッ）ＨＡから決定し、制御データＣＨをアド
レスエンコーダ４２に供給する。垂直同期部分に対して
は垂直制御回路４４から同様にアドレスエンコーダ４２
に制御データＣＶを供給するのは前記説明のとうりであ
る。

アドレスエンコーダ４２は前記したラインアドレスの上
位ビットＨＡの下位３ビツトと下位ピッ）ＬＡ及び水平
制御データＣＨｊ　垂直制御データＣＶよりＲＯＭ４１
に供給するＲＯＭアドレスＲＡを作成する。通常ＲＡは
下位ビットＬＡ１０ビットと上位ビットＨＡ３ビットの
計１３ビットのアドレスを制御データＣＨ，ＣＶで変換
することにより作成され、１３ビツトのアドレスデータ
となる。しかしながら、ＲＯＭ４１のデータとして、例
えば水平同期信号の立ち下がりデータと等価パルスの立
ち下がりデータに共通データを使用する場合等、等価パ
ルスの立ち下がりエツジの中心位置が水平同期信号のそ
れに対して１／２Ｈずれることになる。この場合、１／
２Ｈの位置ずれはクロック単位で（１１３５＋４／［１
２５）／２＝（５Ｇ７＋３１Ｇ、５／Ｇ２５）となり下
位ビットに０．５：Ｉ／２の端数を生じる。従ってこの
端数を含んだ正確なデータを得たい場合には第１図の例
の様にＲＯＭアドレスＲＡを１ビツト追加し１４ビツト
のデータとし、例えば下位ビットに１／２の端数を生じ
る等価パルスの立ち下がりデータの出力部分のみ最下位
ビットを１とすることでＲＯＭ４１に完全なアドレス情
報を供給することが可能である。

以上説明した構成で作成したＲＯＭアドレスＲＡにより
ＲＯＭ４１でｎビットの同期信号データ及びエンベロー
プデータＤｏを得る。同期信号及びエンベロープのエツ
ジ部分の傾斜や振幅等はＲＯＭ４１の書き込みデータを
変更することにより自由に設定することが可能である。

発明の効果以上のように本発明は第１のカウンタ回路及び第２のカ
ウンタ回路で発生したラインアドレスにより、ＩＨ区間
におけるサンプリングクロックの現在のサンプリング位
置を正確に表現されるため、ＲＯＭ回路から誤りの無い
同期信号データ及びエンベロープデータを発生すること
が可能である。

さらに、前記第２のカウンタ回路をＯから６２４の値を
巡回し１水平期間毎に４ずつ値の減るダウンカウンタで
構成し、前記第１のカウンタ回路は０から１１３５の値
を巡回し第２のカウンタのアンダーフロー時以外に巡回
するカウント値を１つ間引くことが可能なアップカウン
タで構成することにより、通常サンプリングクロックと
して使用される、カラーサブキャリア周波数の４倍の周
波数のクロックから特に複雑な処理を必要としない簡単
な順序回路により前記ラインアドレスを得ることができ
、その実用効果はきわめて大きい。

【図面の簡単な説明】

第１図は本発明の一実施例に於けるＰＡＬ方式テレビジ
ョン同期信号発生装置のブロック図、第２図は第１図に
於ける各部のタイミング波形図である。１・・・クロック発生回路、　　２・・・第１のカウン
タ回路、　　３・・・第２のカウンタ回路、　　４・・
・ＲＯＭ回路、　　２１・・・アップカウンタ、　　２
２・・・デコーダ、　　３１・・・レジスタ、　　３２
・・・減算回路、４１・・・ＲＯＭ１　４２・・・アド
レスエンコーダ、４３・・・水平制御回路、　　４４・
・・垂直制御回路。

Claims

【特許請求の範囲】

（１）ＰＡＬカラーサブキャリア周波数に関連した周波
数を有するクロックを発生するクロック発生回路と、前
記クロック発生回路のクロックをカウントし１水平区間
の概略の位置を示すラインアドレスの上位ビットを発生
する第１のカウンタ回路と、前記第１のカウンタ回路の
ラインアドレスに対し１クロック以下の位置ずれをカウ
ントしラインアドレスの下位ビットを発生する第２のカ
ウンタ回路と、前記第１、第２のカウンタ回路のアドレ
スより水平同期信号の波形データを発生するＲＯＭ回路
を備えたことを特徴とするＰＡＬ方式テレビジョン同期
信号発生装置。
（２）前記第２のカウンタ回路は０から６２４の値を巡
回し１水平期間毎に４ずつ値の減るダウンカウンタであ
り、前記第１のカウンタ回路は０から１１３５の値を巡
回し第２のカウンタのアンダーフロー時以外に巡回する
カウント値を１つ間引くことが可能なアップカウンタで
あることを特徴とする請求項１記載のＰＡＬ方式テレビ
ジョン同期信号発生装置。