JPH088693B2 - Ｐａｌ方式テレビジョン同期信号発生装置 - Google Patents
Ｐａｌ方式テレビジョン同期信号発生装置Info
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- JPH088693B2 JPH088693B2 JP25270189A JP25270189A JPH088693B2 JP H088693 B2 JPH088693 B2 JP H088693B2 JP 25270189 A JP25270189 A JP 25270189A JP 25270189 A JP25270189 A JP 25270189A JP H088693 B2 JPH088693 B2 JP H088693B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は信号発生技術に関し、詳細には一方の信号の
周波数が他方の信号周波数の整数倍でない、互いに所定
関係にあるPAL方式テレビジョン同期信号発生装置に関
するものである。
周波数が他方の信号周波数の整数倍でない、互いに所定
関係にあるPAL方式テレビジョン同期信号発生装置に関
するものである。
従来の技術 デジタルVTR等の再生処理回路において、テレビジョ
ン放送用の信号であるカラーバースト及び垂直，水平同
期信号を含むコンポジット映像信号を生成する場合、VT
Rにおける記録再生は、同期信号，バースト信号等の同
期信号を取り除いた状態で行われるので、それらのデー
タを挿入することが必要である。コンポジット映像信号
をカラーサブキャリア周波数の整数倍のサンプリング周
波数で符号化して記録するデジタルVTRにおいては、例
えばNTSC方式のカラーテレビジョン方式については、カ
ラーサブキャリアと水平同期信号の両周波数の比が455:
2の関係であるため、これらの位相関係を維持しながら
同期信号，バースト信号等のデータを発生することは比
較的容易である。しかしながらPAL方式のコンポジット
映像信号においては、水平周波数Fhとカラーサブキャリ
ア周波数Fscとの間の関係が Fsc＝（1135/4）Fh＋25 ……（１） で表されるように、かなり複雑となる。従って、カラー
サブキャリア周波数の整数倍のサンプリング周波数で水
平同期信号を生成する方法は、非常に複雑な回路技術を
必要としていた。例えば、デジタル的な周波数変調器を
使用してサブキャリア周波数の整数倍の周波数から水平
周波数を発生する方法（特開昭60−236370号公報）や、
サブキャリア周波数に関するサンプリングのクロックを
カウントして25HZの位相情報を作成する第１のカウンタ
と、サンプリングクロックをカウントし１水平期間の一
定位置で一定カウント値を得るような第２のカウンタ回
路とを備えて、第１のカウンタからの位相情報と第２の
カウンタ回路のカウント値とにより一定波形を記憶した
ROM（リード・オンリ・メモリ）を読み出して同期信号
及び水平周波数に依存する各種データを生成する方法
（特開昭62−77793号公報）等がある。
ン放送用の信号であるカラーバースト及び垂直，水平同
期信号を含むコンポジット映像信号を生成する場合、VT
Rにおける記録再生は、同期信号，バースト信号等の同
期信号を取り除いた状態で行われるので、それらのデー
タを挿入することが必要である。コンポジット映像信号
をカラーサブキャリア周波数の整数倍のサンプリング周
波数で符号化して記録するデジタルVTRにおいては、例
えばNTSC方式のカラーテレビジョン方式については、カ
ラーサブキャリアと水平同期信号の両周波数の比が455:
2の関係であるため、これらの位相関係を維持しながら
同期信号，バースト信号等のデータを発生することは比
較的容易である。しかしながらPAL方式のコンポジット
映像信号においては、水平周波数Fhとカラーサブキャリ
ア周波数Fscとの間の関係が Fsc＝（1135/4）Fh＋25 ……（１） で表されるように、かなり複雑となる。従って、カラー
サブキャリア周波数の整数倍のサンプリング周波数で水
平同期信号を生成する方法は、非常に複雑な回路技術を
必要としていた。例えば、デジタル的な周波数変調器を
使用してサブキャリア周波数の整数倍の周波数から水平
周波数を発生する方法（特開昭60−236370号公報）や、
サブキャリア周波数に関するサンプリングのクロックを
カウントして25HZの位相情報を作成する第１のカウンタ
と、サンプリングクロックをカウントし１水平期間の一
定位置で一定カウント値を得るような第２のカウンタ回
路とを備えて、第１のカウンタからの位相情報と第２の
カウンタ回路のカウント値とにより一定波形を記憶した
ROM（リード・オンリ・メモリ）を読み出して同期信号
及び水平周波数に依存する各種データを生成する方法
（特開昭62−77793号公報）等がある。
発明が解決しようとする課題 上記従来例の詳細な説明はそれぞれの公報の明細書に
明記してあるので省略するが、前者の方法は、周波数変
調を行う部分に乗算器を必要とし、完全なデジタルデー
タの形で同期信号を発生しようとすれば回路規模が大き
くなり、実現が困難となる。また、後者の方法は、25HZ
の位相情報を作成するカウンタのビット数が制限される
ため、サンプリング位相に対する水平同期信号データの
位相が不連続となり位相ずれを生じるが、アナログ信号
に変換した際の位相ずれは微少であるためほとんど問題
とはならない。しかし、アナログデータでのダビングを
繰り返した場合や、完全なデジタルデータで他の機器と
のインターフェイスをとる場合には、同期信号データの
下位ビットの僅かな誤差によっても正確な情報伝達が不
可能となる。また、PAL方式でのカラーサブキャリアと
同期信号の関係は８フィールド・シーケンスであり、ク
ロックにサブキャリアの４倍の周波数を使用しても、同
期信号とクロックの関係は２フィールド毎にしか一致し
ない。従って、25HZの位相情報を正確に表現したとして
も、水平同期信号と垂直同期信号の複合同期信号をROM
で発生しようとすれば、２フィールド分の同期信号を記
憶することが必要で膨大な容量のROMが必要であった。
明記してあるので省略するが、前者の方法は、周波数変
調を行う部分に乗算器を必要とし、完全なデジタルデー
タの形で同期信号を発生しようとすれば回路規模が大き
くなり、実現が困難となる。また、後者の方法は、25HZ
の位相情報を作成するカウンタのビット数が制限される
ため、サンプリング位相に対する水平同期信号データの
位相が不連続となり位相ずれを生じるが、アナログ信号
に変換した際の位相ずれは微少であるためほとんど問題
とはならない。しかし、アナログデータでのダビングを
繰り返した場合や、完全なデジタルデータで他の機器と
のインターフェイスをとる場合には、同期信号データの
下位ビットの僅かな誤差によっても正確な情報伝達が不
可能となる。また、PAL方式でのカラーサブキャリアと
同期信号の関係は８フィールド・シーケンスであり、ク
ロックにサブキャリアの４倍の周波数を使用しても、同
期信号とクロックの関係は２フィールド毎にしか一致し
ない。従って、25HZの位相情報を正確に表現したとして
も、水平同期信号と垂直同期信号の複合同期信号をROM
で発生しようとすれば、２フィールド分の同期信号を記
憶することが必要で膨大な容量のROMが必要であった。
本発明は上記従来の問題点を解決するもので、１デー
タ当りのビット数の多い高品位な映像信号を扱うデジタ
ルVTRにおいても同期信号データを下位ビットまで正確
に発生することができ、かつ、少ないROM容量で実現で
きるPAL方式テレビジョン同期信号発生装置を提供する
ことを目的とする。
タ当りのビット数の多い高品位な映像信号を扱うデジタ
ルVTRにおいても同期信号データを下位ビットまで正確
に発生することができ、かつ、少ないROM容量で実現で
きるPAL方式テレビジョン同期信号発生装置を提供する
ことを目的とする。
課題を解決するための手段 この目的を達成するために本発明のPAL方式テレビジ
ョン同期信号発生装置は、PAL方式テレビジョン信号の
カラーサブキャリア周波数の整数倍のクロックを計数
し、映像信号の水平位置を前記クロック周期を単位とし
て表現する第１のアドレスと、前記第１のアドレスの先
頭番地の位置と前記映像信号の１周期の先端位置のクロ
ック周期未満の位相ずれを表現する第２のアドレスと、
前記第１のアドレスより生成された水平周波数の２倍の
周波数のパルスをもとに映像信号の垂直位置を表現する
第３のアドレスとを作成する計数手段と、 同期信号の変化エッジを水平位置により分類し、各々
に対応したエッジ番号を前記第１のアドレスと第３のア
ドレスとのデコード値により発生するエッジ番号発生手
段と、 前記エッジ番号が立ち上がりエッジを示すものと立ち
下がりエッジを示す部分で前記第1,第２のアドレスのビ
ット反転・非反転を切り換えるアドレス反転手段と、 前記エッジ番号に対応した第1,第２のデータを発生
し、かつ、前記アドレス反転手段で反転制御された第２
のアドレスに前記第１のデータを加算し、オーバーフロ
ーした際には加算結果をオーバーフローしなかった際に
は前記第２のデータを加算した結果を第１のメモリアド
レスとして出力する第１のメモリアドレス発生手段と、 前記エッジ番号に対応した第３のデータを発生し、前
記アドレス反転手段で反転制御された第１のアドレスに
前記第３のデータと前記第１のメモリアドレス発生手段
のオーバーフローをキャリー入力として加算し、第２の
メモリアドレスとして出力する第２のメモリアドレス発
生手段と、 前記第１〜第３のアドレスのデコード値により前記同
期信号の変化エッジ発生位置で一定幅のパルスを発生す
るパルス発生手段と、 前記第１〜第３のアドレスのデコード値により前記同
期信号が最大値で安定する部分で最大値データを、最小
値で安定する部分で最小値データを発生する固定データ
発生手段と、 前記同期信号の立ち上がり変化エッジの１クロック周
期毎の変化の様子を前記第２のメモリアドレスに従って
記憶し、前記変化エッジとクロックの位相を変化させた
場合の変化の様子を前記第１のメモリアドレスに従って
記憶したROMを、前記第1,第２のメモリアドレスにより
読み出すエッジデータ発生手段と、 前記固定データ発生手段と前記エッジデータ発生手段
の各データを前記パルス発生手段からのパルスで切り換
えて同期信号データとして出力するデータ切換手段とを
備えて成る。
ョン同期信号発生装置は、PAL方式テレビジョン信号の
カラーサブキャリア周波数の整数倍のクロックを計数
し、映像信号の水平位置を前記クロック周期を単位とし
て表現する第１のアドレスと、前記第１のアドレスの先
頭番地の位置と前記映像信号の１周期の先端位置のクロ
ック周期未満の位相ずれを表現する第２のアドレスと、
前記第１のアドレスより生成された水平周波数の２倍の
周波数のパルスをもとに映像信号の垂直位置を表現する
第３のアドレスとを作成する計数手段と、 同期信号の変化エッジを水平位置により分類し、各々
に対応したエッジ番号を前記第１のアドレスと第３のア
ドレスとのデコード値により発生するエッジ番号発生手
段と、 前記エッジ番号が立ち上がりエッジを示すものと立ち
下がりエッジを示す部分で前記第1,第２のアドレスのビ
ット反転・非反転を切り換えるアドレス反転手段と、 前記エッジ番号に対応した第1,第２のデータを発生
し、かつ、前記アドレス反転手段で反転制御された第２
のアドレスに前記第１のデータを加算し、オーバーフロ
ーした際には加算結果をオーバーフローしなかった際に
は前記第２のデータを加算した結果を第１のメモリアド
レスとして出力する第１のメモリアドレス発生手段と、 前記エッジ番号に対応した第３のデータを発生し、前
記アドレス反転手段で反転制御された第１のアドレスに
前記第３のデータと前記第１のメモリアドレス発生手段
のオーバーフローをキャリー入力として加算し、第２の
メモリアドレスとして出力する第２のメモリアドレス発
生手段と、 前記第１〜第３のアドレスのデコード値により前記同
期信号の変化エッジ発生位置で一定幅のパルスを発生す
るパルス発生手段と、 前記第１〜第３のアドレスのデコード値により前記同
期信号が最大値で安定する部分で最大値データを、最小
値で安定する部分で最小値データを発生する固定データ
発生手段と、 前記同期信号の立ち上がり変化エッジの１クロック周
期毎の変化の様子を前記第２のメモリアドレスに従って
記憶し、前記変化エッジとクロックの位相を変化させた
場合の変化の様子を前記第１のメモリアドレスに従って
記憶したROMを、前記第1,第２のメモリアドレスにより
読み出すエッジデータ発生手段と、 前記固定データ発生手段と前記エッジデータ発生手段
の各データを前記パルス発生手段からのパルスで切り換
えて同期信号データとして出力するデータ切換手段とを
備えて成る。
作用 上記の構成により、本発明の同期信号発生装置は、エ
ッジ番号発生手段により発生したエッジ番号に従って、 （１）計数手段からの第1,第３のアドレスに基づいて、
パルス発生信号により同期信号の変化エッジ位置に対応
したパルスを発生し、そのパルスによりエッジデータ発
生手段のROMのデータを読み出す。
ッジ番号発生手段により発生したエッジ番号に従って、 （１）計数手段からの第1,第３のアドレスに基づいて、
パルス発生信号により同期信号の変化エッジ位置に対応
したパルスを発生し、そのパルスによりエッジデータ発
生手段のROMのデータを読み出す。
（２）変化エッジ位置以外の部分では、固定データ発生
手段の出力データを用いる。
手段の出力データを用いる。
（３）計数手段第２のアドレスにより、フレーム同期信
号（25HZ）のオフセットに応じた位相制御を行う。
号（25HZ）のオフセットに応じた位相制御を行う。
（４）同期信号の立上り，立下りエッジに対応するデー
タは、アドレス反転手段によりアドレスを反転して、RO
Mの読み出し順序を逆にすることによって得る。
タは、アドレス反転手段によりアドレスを反転して、RO
Mの読み出し順序を逆にすることによって得る。
（５）同期信号の発生位置は、第1,第２のメモリアドレ
ス発生手段で加算する第１〜第３のデータを適当な値に
設定することにより制御する。
ス発生手段で加算する第１〜第３のデータを適当な値に
設定することにより制御する。
以上の操作によって、小容量のROMで、同期信号デー
タを発生できると共に、誤差ない正確な同期信号データ
とすることができる。
タを発生できると共に、誤差ない正確な同期信号データ
とすることができる。
実施例 以下、本発明のPAL方式テレビジョン同期信号発生装
置の一実施例について、図面を参照しながら説明する。
置の一実施例について、図面を参照しながら説明する。
第１図は、本発明の一実施例におけるPAL方式テレビ
ジョン同期信号発生装置のブロック図を示すものであ
る。
ジョン同期信号発生装置のブロック図を示すものであ
る。
第１図において、１はクロック発生回路、２は水平カ
ウンタ、３はクロック位相カウンタ、４は垂直カウン
タ、５はエッジ番号発生回路、６は反転パルス作成回
路、7,8はアドレス反転回路、9,10,14はデータ発生回
路、11,13,15は加算器、12,25はデータセレクタ、16は
リード・オンリ・メモリ（ROM）、17はエッジパルス発
生回路、18はセレクタ、19,23はフリップ・フロップ、2
0はXORゲート、21はスイッチ、22はパルス発生回路、24
は固定データ発生回路である。
ウンタ、３はクロック位相カウンタ、４は垂直カウン
タ、５はエッジ番号発生回路、６は反転パルス作成回
路、7,8はアドレス反転回路、9,10,14はデータ発生回
路、11,13,15は加算器、12,25はデータセレクタ、16は
リード・オンリ・メモリ（ROM）、17はエッジパルス発
生回路、18はセレクタ、19,23はフリップ・フロップ、2
0はXORゲート、21はスイッチ、22はパルス発生回路、24
は固定データ発生回路である。
クロック発生回路１は、例えばカラーサブキャリア周
波数の４倍の周波数のクロックCKを発生する。ここで、
１水平期間の時間Ｈを Ｈ＝1/Fh ……（２） クロックCKの１クロックの周期Ｔを Ｔ＝1/4Fsc ……（３） とし、さらに、PAL方式映像信号のフレーム周波数25Hz
が1/625Hに相当することから、 1/625H＝25 ……（４） が与えられるので、（２）〜（４）式と前記（１）式よ
り１水平期間Ｈのクロック数は次式で与えられる。
波数の４倍の周波数のクロックCKを発生する。ここで、
１水平期間の時間Ｈを Ｈ＝1/Fh ……（２） クロックCKの１クロックの周期Ｔを Ｔ＝1/4Fsc ……（３） とし、さらに、PAL方式映像信号のフレーム周波数25Hz
が1/625Hに相当することから、 1/625H＝25 ……（４） が与えられるので、（２）〜（４）式と前記（１）式よ
り１水平期間Ｈのクロック数は次式で与えられる。
Ｈ＝（1135＋4/625）Ｔ ……（５） 従って、単純にクロックCKをカウントするだけでは4/62
5の端数があるため正確な1H区間での位置を表現するこ
とは不可能である。
5の端数があるため正確な1H区間での位置を表現するこ
とは不可能である。
そこで、水平カウンタ２でクロックCKをカウントし、
０〜1135までのクロック幅間隔の位置を示す第１のアド
レスADR1を発生し、さらに、クロック位相カウンタ３で
１クロック内のサンプリング位置の位相をカウントし、
第２のアドレスADR2を発生する。これに関する詳細な説
明は本出願人の出願による特願昭63−289298号に開示さ
れているので、ここでは省略する。
０〜1135までのクロック幅間隔の位置を示す第１のアド
レスADR1を発生し、さらに、クロック位相カウンタ３で
１クロック内のサンプリング位置の位相をカウントし、
第２のアドレスADR2を発生する。これに関する詳細な説
明は本出願人の出願による特願昭63−289298号に開示さ
れているので、ここでは省略する。
また、垂直カウンタ４は同期信号の垂直位置を決定す
るもので、PAL方式映像信号のフィールド周期Ｖが、 Ｖ＝（625/2）Ｈ ……（６） で示されることから、水平カウンタ２からの周波数がほ
ぼ2FhのパルスH/2をカウントする毎に前記垂直位置に対
応する第３のアドレスADR3を発生する。
るもので、PAL方式映像信号のフィールド周期Ｖが、 Ｖ＝（625/2）Ｈ ……（６） で示されることから、水平カウンタ２からの周波数がほ
ぼ2FhのパルスH/2をカウントする毎に前記垂直位置に対
応する第３のアドレスADR3を発生する。
第１図において、データセレクタ25から出力されるデ
ータD0が最終の同期信号データである。データD0に対す
るアドレスADR1〜３の出力タイミング図を第２図に示
す。なお、以下のタイミング図において、第２図と同一
部分、同一信号には同じ番号及び符号を付し、重複説明
を省略する。
ータD0が最終の同期信号データである。データD0に対す
るアドレスADR1〜３の出力タイミング図を第２図に示
す。なお、以下のタイミング図において、第２図と同一
部分、同一信号には同じ番号及び符号を付し、重複説明
を省略する。
第２図において、データD0はその数値の大きさをアナ
ログ的に表現した波形で示す。クリアパルスCLは、例え
ば奇数フィールドの第１ラインの先頭で入力される水平
位相及び垂直位相を決めるためのものである。例えば、
前記奇数フィールドの第１ラインの先頭における水平同
期信号の立ち下がり位相とクロックCKの位相を０とすれ
ば、第2,第3,第4,…のラインの先頭における水平同期信
号とクロックCKの位相は序々にずれる。クロック位相カ
ウンタ３は、この位相ずれをカウントするものである。
第１図の例では、クロック位相カウンタ３は１クロック
周期Ｔの1/625を単位として分割し、水平同期信号の立
ち下がり位相とクロックCKの立ち上がり位相を０〜624
の数字で表現している。
ログ的に表現した波形で示す。クリアパルスCLは、例え
ば奇数フィールドの第１ラインの先頭で入力される水平
位相及び垂直位相を決めるためのものである。例えば、
前記奇数フィールドの第１ラインの先頭における水平同
期信号の立ち下がり位相とクロックCKの位相を０とすれ
ば、第2,第3,第4,…のラインの先頭における水平同期信
号とクロックCKの位相は序々にずれる。クロック位相カ
ウンタ３は、この位相ずれをカウントするものである。
第１図の例では、クロック位相カウンタ３は１クロック
周期Ｔの1/625を単位として分割し、水平同期信号の立
ち下がり位相とクロックCKの立ち上がり位相を０〜624
の数字で表現している。
第３図に第２図の水平同期信号の立ち下がり付近にお
けるアドレスADR1,ADR2,クロックCKの奇数フィールドの
第１〜第２ラインでの拡大図を示す。
けるアドレスADR1,ADR2,クロックCKの奇数フィールドの
第１〜第２ラインでの拡大図を示す。
奇数フィールドの第１ラインの先頭のクロックの立ち
上がりを０とし、１水平期間での位置をクロック周期Ｔ
を単位で表せば、（５）式より第２ラインでのクロック
位相は第１ラインに対して（621/625）Ｔ遅れる（ある
いは（4/625）Ｔ早くなる）。ここでADR1＝ｌ、ADR2＝
ｍとすれば、クロックの立ち上がりの水平位相PHは立ち
上がり後のl,mで、 PH＝（ｌ＋m/625）Ｔ ……（７） で表される。水平位相のマイナス（−）表現は無いもの
とすれば、第２ラインにおいてADR1＝０となるのは第１
ラインに対して（621/625）Ｔ遅れた位相であり、この
ときADR2＝621となる。同様に、第３ラインにおいては
クロック位相はさらに（4/625）Ｔ早くなるので、ADR2
＝617となる。１水平期間に対するクロック位相はアド
レスADR1及びADR2で表現できるので、これらをもとに水
平同期信号データを発生することができる。
上がりを０とし、１水平期間での位置をクロック周期Ｔ
を単位で表せば、（５）式より第２ラインでのクロック
位相は第１ラインに対して（621/625）Ｔ遅れる（ある
いは（4/625）Ｔ早くなる）。ここでADR1＝ｌ、ADR2＝
ｍとすれば、クロックの立ち上がりの水平位相PHは立ち
上がり後のl,mで、 PH＝（ｌ＋m/625）Ｔ ……（７） で表される。水平位相のマイナス（−）表現は無いもの
とすれば、第２ラインにおいてADR1＝０となるのは第１
ラインに対して（621/625）Ｔ遅れた位相であり、この
ときADR2＝621となる。同様に、第３ラインにおいては
クロック位相はさらに（4/625）Ｔ早くなるので、ADR2
＝617となる。１水平期間に対するクロック位相はアド
レスADR1及びADR2で表現できるので、これらをもとに水
平同期信号データを発生することができる。
垂直同期信号のデータの発生は、水平カウンタ２で発
生した第１のアドレスADR1をデコードして作成した周波
数2Fhを、垂直カウンタ４でカウントし、垂直同期信号
の発生タイミングを得る。第２図のタイミング例では、
カウンタ４で発生する垂直アドレスADR3はパルスCLでリ
セットされ、０〜624の数値を巡回する。本実施例で
は、垂直カウンタ４のクリアパルスとして水平カウンタ
２のクリアパルスCLと同じものを使用しているが、垂直
カウンタ４のリセットパルスを独立に設け、垂直同期信
号の位相を独立に制御することも可能である。
生した第１のアドレスADR1をデコードして作成した周波
数2Fhを、垂直カウンタ４でカウントし、垂直同期信号
の発生タイミングを得る。第２図のタイミング例では、
カウンタ４で発生する垂直アドレスADR3はパルスCLでリ
セットされ、０〜624の数値を巡回する。本実施例で
は、垂直カウンタ４のクリアパルスとして水平カウンタ
２のクリアパルスCLと同じものを使用しているが、垂直
カウンタ４のリセットパルスを独立に設け、垂直同期信
号の位相を独立に制御することも可能である。
エッジ番号発生回路５は、前記水平アドレスADR1及び
垂直アドレスADR3より同期信号中に発生する変化エッジ
を１水平期間での発生位置で分類し、それぞれに適当な
番号を割当て、発生する同期信号の変化エッジに従った
エッジ番号EGNを発生する。番号EGNは、例えば水平同期
信号の立ち下がりエッジ部で0,立ち上がりで1,等化パル
スの１水平期間の中心で発生する立ち下がりで4,立ち上
がりで2,それ以外の等化パルスの立ち下がりエッジ部は
水平同期信号と同じ位置であるので0,立ち上がりエッジ
部は３を出力する。垂直同期信号部分については１水平
期間での第１の立ち下がり水平同期信号と同位置である
ので0,立ち上がりを5,第２の立ち下がりも等化パルスの
立ち下がりと同位置で4,立ち上がりは６にする。これら
の番号は３ビットのデータで表わされる。同期信号の詳
細なタイミングについては、「CCIRレポート 624−
３」に規定されているので説明は省略する。同期信号の
変化エッジは発生する水平位置で分類して上記した番号
０〜６までの７種類の位置しか発生しない。映像部分の
同期信号は水平同期信号であるので番号０と１の繰り返
しとなる。
垂直アドレスADR3より同期信号中に発生する変化エッジ
を１水平期間での発生位置で分類し、それぞれに適当な
番号を割当て、発生する同期信号の変化エッジに従った
エッジ番号EGNを発生する。番号EGNは、例えば水平同期
信号の立ち下がりエッジ部で0,立ち上がりで1,等化パル
スの１水平期間の中心で発生する立ち下がりで4,立ち上
がりで2,それ以外の等化パルスの立ち下がりエッジ部は
水平同期信号と同じ位置であるので0,立ち上がりエッジ
部は３を出力する。垂直同期信号部分については１水平
期間での第１の立ち下がり水平同期信号と同位置である
ので0,立ち上がりを5,第２の立ち下がりも等化パルスの
立ち下がりと同位置で4,立ち上がりは６にする。これら
の番号は３ビットのデータで表わされる。同期信号の詳
細なタイミングについては、「CCIRレポート 624−
３」に規定されているので説明は省略する。同期信号の
変化エッジは発生する水平位置で分類して上記した番号
０〜６までの７種類の位置しか発生しない。映像部分の
同期信号は水平同期信号であるので番号０と１の繰り返
しとなる。
第４図及び第５図は、番号EGNの出力タイミング図で
ある。等化パルスの存在する部分及び垂直同期信号の存
在する部分については、垂直アドレスADR3より、第４図
及び第５図に示すような垂直同期信号区間パルスVP及び
等化パルス発生区間を示すパルスVDを作成し、VPの発生
区間では１水平周期で0,5,4,6を繰り返すパターンを、
その他のVD発生区間では0,2,4,3の繰り返しパターンを
発生するように構成する。
ある。等化パルスの存在する部分及び垂直同期信号の存
在する部分については、垂直アドレスADR3より、第４図
及び第５図に示すような垂直同期信号区間パルスVP及び
等化パルス発生区間を示すパルスVDを作成し、VPの発生
区間では１水平周期で0,5,4,6を繰り返すパターンを、
その他のVD発生区間では0,2,4,3の繰り返しパターンを
発生するように構成する。
エッジパルス発生回路17は、EGN＝０〜６に相当する
各変化エッジの位置で一定幅のパルスP0〜P6を発生し、
セレクタ18で前記パルスP0〜P6をデータEGNに従って切
り換えてパルスPAを出力する。
各変化エッジの位置で一定幅のパルスP0〜P6を発生し、
セレクタ18で前記パルスP0〜P6をデータEGNに従って切
り換えてパルスPAを出力する。
第６図及び第７図は、パルスP0〜P6及びパルスPAの同
期信号D0に対する出力タイミング図である。パルスP0〜
P6のタイミングは、水平アドレスADR1をデコードして発
生できる。
期信号D0に対する出力タイミング図である。パルスP0〜
P6のタイミングは、水平アドレスADR1をデコードして発
生できる。
セレクタ18は、例えば第８図の回路図で表わされる。
第８図において、デコーダ50はデータEGNをデコードし
て各番号のときにＨとなる（例えば、EGN＝０のときS0
＝Ｈとなる。）ようにセレクト信号S0〜S6を発生し、AN
Dゲート51〜57,ORゲート58によりパルスP0〜P6を番号EG
Nに従って切り換える。フリップ・フロップ59は、切り
換えによって生じたグリッジを除去するためのものであ
る。
第８図において、デコーダ50はデータEGNをデコードし
て各番号のときにＨとなる（例えば、EGN＝０のときS0
＝Ｈとなる。）ようにセレクト信号S0〜S6を発生し、AN
Dゲート51〜57,ORゲート58によりパルスP0〜P6を番号EG
Nに従って切り換える。フリップ・フロップ59は、切り
換えによって生じたグリッジを除去するためのものであ
る。
第９図は、セレクタ17の他の実施例である。第９図の
回路では、垂直同期信号区間で出力するパルスP0,P4,P
5,P6、等化パルス発生区間で出力するパルスP0,P2,P3,P
4、水平同期信号の変化エッジ区間を示すパルスP0,P1を
各々ORゲート66〜68で論理和をとり、第４図及び第５図
で説明したパルスVP,VDにより、その論理和出力を切り
換える。インバータ60,61、ANDゲート62でパルスVP,VD
より同期信号の形態を示すV1,V2,V3を発生し、ORゲート
66〜68の論理和出力をANDゲート63〜65、ORゲート69で
切り換えている。フリップ・フロップ70は、第８図のフ
リップ・フロップ59と同様に、切り換えによって生じた
グリッジを除去してパルスPAを出力するためのものであ
る。
回路では、垂直同期信号区間で出力するパルスP0,P4,P
5,P6、等化パルス発生区間で出力するパルスP0,P2,P3,P
4、水平同期信号の変化エッジ区間を示すパルスP0,P1を
各々ORゲート66〜68で論理和をとり、第４図及び第５図
で説明したパルスVP,VDにより、その論理和出力を切り
換える。インバータ60,61、ANDゲート62でパルスVP,VD
より同期信号の形態を示すV1,V2,V3を発生し、ORゲート
66〜68の論理和出力をANDゲート63〜65、ORゲート69で
切り換えている。フリップ・フロップ70は、第８図のフ
リップ・フロップ59と同様に、切り換えによって生じた
グリッジを除去してパルスPAを出力するためのものであ
る。
第10図は、第１図におけるエッジ番号EGN、反転パル
スINV、セレーションパルスVSP、エッジデータ切換パル
スPS、固定データ切換パルスXN、固定データDATA2、同
期信号データD0のタイミング関係を示すタイミング図で
ある。以下、そのタイミング及びデータの発生方法につ
いて、図面を参照しながら説明する。
スINV、セレーションパルスVSP、エッジデータ切換パル
スPS、固定データ切換パルスXN、固定データDATA2、同
期信号データD0のタイミング関係を示すタイミング図で
ある。以下、そのタイミング及びデータの発生方法につ
いて、図面を参照しながら説明する。
反転パルス作成回路６は、出力データD0の変化エッジ
が立ち上がりエッジであるか、立ち下がりエッジである
かを決定するパルスINVを作成する。例えば、同期信号
データD0の立ち上がり変化点でＬ、立ち下がり変化点で
Ｈとなるようなパルスを作成する。パルスINVの作成方
法としては、例えば３入力の簡単なデコード回路で構成
し、エッジ番号EGNの３ビットデータを入力し、EGN＝0,
4でＨ、その他でＬをパルスINVとして出力するように構
成する。XORゲート7,8は、クロック位相を示すADR2、ク
ロックの水平位置を示すADR1の各ビットを反転パルスIN
Vで反転する。データ発生回路9,データ発生回路10,デー
タ発生回路14,データセレクタ12及び加算器11,13,15
は、前記反転パルスINVで反転されたADR2,ADR1よりROM1
6のアドレスHAD及びLADを作成するものである。
が立ち上がりエッジであるか、立ち下がりエッジである
かを決定するパルスINVを作成する。例えば、同期信号
データD0の立ち上がり変化点でＬ、立ち下がり変化点で
Ｈとなるようなパルスを作成する。パルスINVの作成方
法としては、例えば３入力の簡単なデコード回路で構成
し、エッジ番号EGNの３ビットデータを入力し、EGN＝0,
4でＨ、その他でＬをパルスINVとして出力するように構
成する。XORゲート7,8は、クロック位相を示すADR2、ク
ロックの水平位置を示すADR1の各ビットを反転パルスIN
Vで反転する。データ発生回路9,データ発生回路10,デー
タ発生回路14,データセレクタ12及び加算器11,13,15
は、前記反転パルスINVで反転されたADR2,ADR1よりROM1
6のアドレスHAD及びLADを作成するものである。
ROM16は、例えば同期信号の変化エッジを時系列的に
記憶したもので、例えば第11図に示すように立ち上がり
エッジの変化の様子をHADの０〜７の間に記憶したもの
である。変化エッジは８クロック区間のデータで表現さ
れるものとし、ROM16の出力DATA1の最大値データをDma
x、最小値データをDminとする。また、 DATA1＝（Dmax−Dmin）/2 になるROM16のアドレスをHAD＝4,LAD＝０とする。アド
レスHADは１クロック単位の時刻を表し、アドレスLADは
さらに１クロック周期を1/625した時間を単位としてさ
らに細かな時刻を表している。すなわち、第11図のアド
レスHAD,LADに対するROMデータ出力DATA1において、立
ち上がりエッジの中心をHAD＝4,LAD＝０で表し、例えば
中心の時刻より１クロック後のデータの値がHAD＝5,LAD
＝０、（１＋10/625）クロック後の変化エッジのデータ
がHAD＝5,LAD＝10のアドレスに記憶されているものとす
る。
記憶したもので、例えば第11図に示すように立ち上がり
エッジの変化の様子をHADの０〜７の間に記憶したもの
である。変化エッジは８クロック区間のデータで表現さ
れるものとし、ROM16の出力DATA1の最大値データをDma
x、最小値データをDminとする。また、 DATA1＝（Dmax−Dmin）/2 になるROM16のアドレスをHAD＝4,LAD＝０とする。アド
レスHADは１クロック単位の時刻を表し、アドレスLADは
さらに１クロック周期を1/625した時間を単位としてさ
らに細かな時刻を表している。すなわち、第11図のアド
レスHAD,LADに対するROMデータ出力DATA1において、立
ち上がりエッジの中心をHAD＝4,LAD＝０で表し、例えば
中心の時刻より１クロック後のデータの値がHAD＝5,LAD
＝０、（１＋10/625）クロック後の変化エッジのデータ
がHAD＝5,LAD＝10のアドレスに記憶されているものとす
る。
変化エッジが８クロック区間で完結する場合HADは３
ビットで表され、このときXORゲート８に入力するADR1
は下位３ビットでよい。XORゲート７に入力するADR2は1
0ビットをそのまま入力する。例えばEGN＝０で表される
立ち下がりエッジを出力したい場合、第２図における第
１フィールドの垂直同期信号の一番初め（ADR2＝４）の
立ち下がりエッジのデータがROMアドレス（HAD,LAD）＝
（7,0），（6,0），（5,0），（4,0），（3,0），（2,
0），（1,0），（0,0）に対応する８つのデータであ
り、そのときのADR1の下位３ビットの値が0,1,2,3,4,5,
6,7であったとすれば、ADR1の下位３ビット及びADR2か
らHAD,LADを作成するには第12図（ａ）に示すような変
化を行えばよい。上記した変換は、HADがADR1をビット
反転したデータそのものであることを示し、LADがADR2
をビット反転したものに値５を加算したものであること
を示している。第１図において、データ発生回路９はEG
N＝０において、DATAaとして数値の５を発生する。加算
器11はADR2のビット反転データ▲▼と値５を加
算し、キャリーC1を発生する。データセレクタ12は、キ
ャリーC1が発生した際にデータ発生回路９からのデータ
を加算器13に送る。キャリーC1は加算器15のキャリー入
力にも送られる。データ発生回路14は３ビットのデータ
DATAcを発生し、EGN＝０のときに７（２進表示で“11
1"）を発生する。以上のプロセスを数式で表すと次式の
ようになる。
ビットで表され、このときXORゲート８に入力するADR1
は下位３ビットでよい。XORゲート７に入力するADR2は1
0ビットをそのまま入力する。例えばEGN＝０で表される
立ち下がりエッジを出力したい場合、第２図における第
１フィールドの垂直同期信号の一番初め（ADR2＝４）の
立ち下がりエッジのデータがROMアドレス（HAD,LAD）＝
（7,0），（6,0），（5,0），（4,0），（3,0），（2,
0），（1,0），（0,0）に対応する８つのデータであ
り、そのときのADR1の下位３ビットの値が0,1,2,3,4,5,
6,7であったとすれば、ADR1の下位３ビット及びADR2か
らHAD,LADを作成するには第12図（ａ）に示すような変
化を行えばよい。上記した変換は、HADがADR1をビット
反転したデータそのものであることを示し、LADがADR2
をビット反転したものに値５を加算したものであること
を示している。第１図において、データ発生回路９はEG
N＝０において、DATAaとして数値の５を発生する。加算
器11はADR2のビット反転データ▲▼と値５を加
算し、キャリーC1を発生する。データセレクタ12は、キ
ャリーC1が発生した際にデータ発生回路９からのデータ
を加算器13に送る。キャリーC1は加算器15のキャリー入
力にも送られる。データ発生回路14は３ビットのデータ
DATAcを発生し、EGN＝０のときに７（２進表示で“11
1"）を発生する。以上のプロセスを数式で表すと次式の
ようになる。
LAD＝▲▼＋５ ……（８） または、 LAD＝1023−ADR2＋５ ＝４−ADR2 ……（９） HAD＝▲▼＋７＋C1 ＝▲▼ ……（10） または、 HAD＝７−ADR1 ……（11） （10）式について補足説明を行うと、ADR1に値７を加算
することは、ADR1から値１を減算することに等しい。例
ではC1＝１であるので、HADはADR1となる。垂直同期信
号の先頭から数えて２ライン目についても（９），（1
1）式の変換により、第12図（ｂ）に示すようなHAD,LAD
が得られる。即ち、同期信号の立ち下がりエッジに対し
てはクロックの位相を示すADR2が４から０に進んだ場
合、ROM16のアドレスLADを０から４に増加させることに
よりエッジデータのサンプリングポイントを進めること
により、水平位置に対するエッジデータの発生タイミン
グが一定になるように制御が行われる。
することは、ADR1から値１を減算することに等しい。例
ではC1＝１であるので、HADはADR1となる。垂直同期信
号の先頭から数えて２ライン目についても（９），（1
1）式の変換により、第12図（ｂ）に示すようなHAD,LAD
が得られる。即ち、同期信号の立ち下がりエッジに対し
てはクロックの位相を示すADR2が４から０に進んだ場
合、ROM16のアドレスLADを０から４に増加させることに
よりエッジデータのサンプリングポイントを進めること
により、水平位置に対するエッジデータの発生タイミン
グが一定になるように制御が行われる。
垂直同期信号の先頭から数えて第３ライン目（ADR2＝
621）については、前のラインに対しADR2が０から621へ
不連続に変化する。このような不連続な変化に対する対
応は、ADR2とデータ発生回路９からのデータ値５を加算
器11で加算する。この際キャリーC1は発生せず、０とな
る。データ発生回路10は、EGN＝０のときADRbとして、 ADRb＝625＋５＝630 を発生する。データセレクタ12は、C1＝０のときデータ
ADRbを加算器13に送る。このときADR2は1023−ADR2であ
り、 LAD＝1023−ADR2＋630 1024＋629−ADR2 加算器13のオーバーフローは無視するとすれば、 LAD＝629−ADR2 ……（12） HADはC1＝０として、 HAD＝▲▼＋７＋C1 ＝▲▼＋７ ……（13） または、 HAD＝７−ADR1＋７ ＝８＋６−ADR1 （ADR1＞６） ……（14） オーバーフローの８は無視するとすれば、 HAD＝６−ADR1 （ADR1＜７） ……（15） となる。このときのADR1,ADR2からHAD,LADへの変換は、
第12図（ｃ）のようになる。次のラインでは第12図
（ｄ）のようになり、ADR2に不連続を生じてもLADの連
続性は保たれる。EGN＝０以外の変化エッジに対してもD
ATAa〜ｃをエッジ番号EGNに対して適当に決定してやれ
ば、水平位置に対して一定位相の変化データを発生する
ことができる。ただし、立ち上がりエッジの場合は立ち
下がりエッジの場合と異なり、ROM16の読み出し順序が
逆転するためADR2が４〜０と進むとLADも４〜０のよう
に減少し、これにより変化エッジのサンプリングポイン
トの位相を進める。
621）については、前のラインに対しADR2が０から621へ
不連続に変化する。このような不連続な変化に対する対
応は、ADR2とデータ発生回路９からのデータ値５を加算
器11で加算する。この際キャリーC1は発生せず、０とな
る。データ発生回路10は、EGN＝０のときADRbとして、 ADRb＝625＋５＝630 を発生する。データセレクタ12は、C1＝０のときデータ
ADRbを加算器13に送る。このときADR2は1023−ADR2であ
り、 LAD＝1023−ADR2＋630 1024＋629−ADR2 加算器13のオーバーフローは無視するとすれば、 LAD＝629−ADR2 ……（12） HADはC1＝０として、 HAD＝▲▼＋７＋C1 ＝▲▼＋７ ……（13） または、 HAD＝７−ADR1＋７ ＝８＋６−ADR1 （ADR1＞６） ……（14） オーバーフローの８は無視するとすれば、 HAD＝６−ADR1 （ADR1＜７） ……（15） となる。このときのADR1,ADR2からHAD,LADへの変換は、
第12図（ｃ）のようになる。次のラインでは第12図
（ｄ）のようになり、ADR2に不連続を生じてもLADの連
続性は保たれる。EGN＝０以外の変化エッジに対してもD
ATAa〜ｃをエッジ番号EGNに対して適当に決定してやれ
ば、水平位置に対して一定位相の変化データを発生する
ことができる。ただし、立ち上がりエッジの場合は立ち
下がりエッジの場合と異なり、ROM16の読み出し順序が
逆転するためADR2が４〜０と進むとLADも４〜０のよう
に減少し、これにより変化エッジのサンプリングポイン
トの位相を進める。
第12図（ｂ），（ｃ）の違いで明らかなようにADR2に
不連続を生じた場合、HAD0〜７の発生タイミングはADR1
に対し１クロック前または後にずれることになる。最終
的に、ROM16から出力されるデータDATA1から同期信号の
変化エッジを取り出すのはデータセレクタ25であるが、
変化データを取り出すタイミングパルスPSは、パルスPA
と、このパルスPAをフリップ・フロップ19で１クロック
遅延したパルスPBとをスイッチ21で切り換えたパルスで
ある。スイッチ21の切換パルスは、第１図の実施例では
XORゲート20に反転パルスINVと加算器11のキャリーC1を
入力した際の出力で与えられる。例えば、第12図の
（ｂ），（ｃ）において、パルスPAはADR1の下位３ビッ
トが7,0〜６の部分で発生する８クロック幅のパルスで
あり、（ｂ）の状態の場合XORゲート20の出力は「Ｌ」
なので、パルスPAを１クロック遅延したパルスPBがスイ
ッチ21で選択され、変化エッジデータDATA1を取り出す
パルスPSとなる。従って、（ｂ）の状態ではパルスPSは
ADR1の下位３ビットが０〜７の部分で発生するパルスと
なる。（ｃ）の状態ではキャリーC1が０になるためパル
スPSとしてはパルスPAが選択される。このときパルスPS
はADR1＝7,0〜６で発生するパルスとなる。従って、第1
2図（ｂ），（ｃ）どちらの状態においても、ROM16のア
ドレスHAD＝７〜０のときのデータがデータセレクタ25
で取り出せる。立ち上がりエッジを取り出す場合には立
ち下がりエッジとは逆の操作が行われ、キャリアーC1が
「１」のときにパルスPAが、C1が「０」のときにパルス
PBがスイッチ21で選択され、パルスPSとなる。
不連続を生じた場合、HAD0〜７の発生タイミングはADR1
に対し１クロック前または後にずれることになる。最終
的に、ROM16から出力されるデータDATA1から同期信号の
変化エッジを取り出すのはデータセレクタ25であるが、
変化データを取り出すタイミングパルスPSは、パルスPA
と、このパルスPAをフリップ・フロップ19で１クロック
遅延したパルスPBとをスイッチ21で切り換えたパルスで
ある。スイッチ21の切換パルスは、第１図の実施例では
XORゲート20に反転パルスINVと加算器11のキャリーC1を
入力した際の出力で与えられる。例えば、第12図の
（ｂ），（ｃ）において、パルスPAはADR1の下位３ビッ
トが7,0〜６の部分で発生する８クロック幅のパルスで
あり、（ｂ）の状態の場合XORゲート20の出力は「Ｌ」
なので、パルスPAを１クロック遅延したパルスPBがスイ
ッチ21で選択され、変化エッジデータDATA1を取り出す
パルスPSとなる。従って、（ｂ）の状態ではパルスPSは
ADR1の下位３ビットが０〜７の部分で発生するパルスと
なる。（ｃ）の状態ではキャリーC1が０になるためパル
スPSとしてはパルスPAが選択される。このときパルスPS
はADR1＝7,0〜６で発生するパルスとなる。従って、第1
2図（ｂ），（ｃ）どちらの状態においても、ROM16のア
ドレスHAD＝７〜０のときのデータがデータセレクタ25
で取り出せる。立ち上がりエッジを取り出す場合には立
ち下がりエッジとは逆の操作が行われ、キャリアーC1が
「１」のときにパルスPAが、C1が「０」のときにパルス
PBがスイッチ21で選択され、パルスPSとなる。
第１図の例では、加算器11の出力と反転パルスINVをX
ORゲート20に入力し、その出力でパルスPSの位置を１ク
ロックずらすように制御しているが、パルスPSはアドレ
スADR1とADR2により決定できるものであるので、アドレ
スADR1とADR2からデコード回路によりパルスPSを作成し
てもよい。但し、この場合デコード回路はアドレスADR1
が11ビット、アドレスADR2が10ビットの計21ビットの入
力が必要であり、回路及び回路設計のアルゴリズムが非
常に複雑になる。
ORゲート20に入力し、その出力でパルスPSの位置を１ク
ロックずらすように制御しているが、パルスPSはアドレ
スADR1とADR2により決定できるものであるので、アドレ
スADR1とADR2からデコード回路によりパルスPSを作成し
てもよい。但し、この場合デコード回路はアドレスADR1
が11ビット、アドレスADR2が10ビットの計21ビットの入
力が必要であり、回路及び回路設計のアルゴリズムが非
常に複雑になる。
固定データ発生回路24で発生するデータDATA2は、同
期信号データD0の変化エッジのデータ以外のデータであ
り、以下にその発生プロセスを第１図のブロック図と第
10図のタイミング図を参照しながら説明する。パルス発
生回路22は１水平期間の後縁及び１水平期間の中心の手
前で「Ｈ」となるセレーションパルスVSPをアドレスADR
2より作成する。パルスVSPのタイミングは、第10図に示
す通りである。同期信号の変化エッジは、１水平期間の
先頭及び中心でその前後にある程度の幅をもって発生す
るので、エッジデータを取り出すパルスPSの前縁のエッ
ジでセレーションパルスVSPをフリップ・フロップ23で
ラッチする。ラッチした出力XNは立ち下がりエッジを発
生した後には必ず「Ｈ」になり、立ち上がりデータを発
生した後には必ず「Ｌ」になる。固定データ発生回路24
は、パルスXNが「Ｈ」のとき最小値データDminを、
「Ｌ」のときに最大値データDmaxを、DATA2として出力
する。その値は、第11図に示すROM16の内部に記憶され
ている変化エッジの最小値データDminと、最大値データ
Dmaxに等しい。
期信号データD0の変化エッジのデータ以外のデータであ
り、以下にその発生プロセスを第１図のブロック図と第
10図のタイミング図を参照しながら説明する。パルス発
生回路22は１水平期間の後縁及び１水平期間の中心の手
前で「Ｈ」となるセレーションパルスVSPをアドレスADR
2より作成する。パルスVSPのタイミングは、第10図に示
す通りである。同期信号の変化エッジは、１水平期間の
先頭及び中心でその前後にある程度の幅をもって発生す
るので、エッジデータを取り出すパルスPSの前縁のエッ
ジでセレーションパルスVSPをフリップ・フロップ23で
ラッチする。ラッチした出力XNは立ち下がりエッジを発
生した後には必ず「Ｈ」になり、立ち上がりデータを発
生した後には必ず「Ｌ」になる。固定データ発生回路24
は、パルスXNが「Ｈ」のとき最小値データDminを、
「Ｌ」のときに最大値データDmaxを、DATA2として出力
する。その値は、第11図に示すROM16の内部に記憶され
ている変化エッジの最小値データDminと、最大値データ
Dmaxに等しい。
以上のように、発生したデータDATA1をデータセレク
タ25で切り換えて出力することにより、データD0を連続
した同期信号のデータにすることができる。パルスXNを
発生するためのセレーションパルスVSPの代わりとし
て、反転パルスINVを使用して同様な動作が可能なこと
は第10図のタイミング図を参照すれば明白である。但
し、通常、第１図に示すようなPAL方式テレビジョン同
期信号発生装置においては、最終出力データD0の出力タ
イミングが各部回路の遅延によりずれていくのを防止す
るため、各部にデータ切換タイミングをそろえるラッチ
を挿入することが行われている。例えば、前記した反転
パルスINVは、パルスPSに対し第10図のタイミングに比
較してかなり早いタイミングで出力される場合もあり得
る。パルス発生回路22の構成は、アドレスADR1より１水
平期間の後から前に跨るパルスと１水平期間の中心で発
生するパルスの各々の前エッジ及び後エッジを決めるデ
コード回路で構成される。従って、比較的簡単な回路
で、かつ、パルスPSに対し安定な位置にセレーションパ
ルスVSPを発生することが可能であり、パルスXNを安定
に供給することができる。
タ25で切り換えて出力することにより、データD0を連続
した同期信号のデータにすることができる。パルスXNを
発生するためのセレーションパルスVSPの代わりとし
て、反転パルスINVを使用して同様な動作が可能なこと
は第10図のタイミング図を参照すれば明白である。但
し、通常、第１図に示すようなPAL方式テレビジョン同
期信号発生装置においては、最終出力データD0の出力タ
イミングが各部回路の遅延によりずれていくのを防止す
るため、各部にデータ切換タイミングをそろえるラッチ
を挿入することが行われている。例えば、前記した反転
パルスINVは、パルスPSに対し第10図のタイミングに比
較してかなり早いタイミングで出力される場合もあり得
る。パルス発生回路22の構成は、アドレスADR1より１水
平期間の後から前に跨るパルスと１水平期間の中心で発
生するパルスの各々の前エッジ及び後エッジを決めるデ
コード回路で構成される。従って、比較的簡単な回路
で、かつ、パルスPSに対し安定な位置にセレーションパ
ルスVSPを発生することが可能であり、パルスXNを安定
に供給することができる。
また、固定データ発生回路24は、パルスXNでDmax,Dmi
nの発生タイミングをコントロールしてDATA2を出力する
方法の他に、次に説明するような方法でもDATA2を発生
することが可能である。第13図に固定データ発生回路24
の他の実施例の回路図を示す。ROM16は、変化エッジデ
ータに対し最大値部分及び最小値部分を前後１クロック
分余分に記憶しておく。第14図はその場合のROM16のア
ドレスHAD,LADに対するデータDATA1をアナログ的に表現
したものである。データDATA1は、例えば第14図のよう
にエッジ変化部分は８クロック区間中の中心の６クロッ
ク区間で完結し、HAD＝０の部分にはDmin、HAD＝７の部
分にはDmaxの一定値データを記憶しておく。第13図の固
定データ発生回路24において、240〜247はフリップ・フ
ロップ、248はインバータである。第13図の構成によ
り、固定データ発生回路はROM16の出力データDATA1をパ
ルスPSの立ち下がりエッジでラッチする。ROM16の発生
する変化エッジデータの最終データは立ち上がりデータ
を出力した場合はDmax、立ち下がりデータを出力した場
合はDminになる。従って、第１図のデータセレクタ25の
出力には同様に連続した同期信号データD0が得られる。
nの発生タイミングをコントロールしてDATA2を出力する
方法の他に、次に説明するような方法でもDATA2を発生
することが可能である。第13図に固定データ発生回路24
の他の実施例の回路図を示す。ROM16は、変化エッジデ
ータに対し最大値部分及び最小値部分を前後１クロック
分余分に記憶しておく。第14図はその場合のROM16のア
ドレスHAD,LADに対するデータDATA1をアナログ的に表現
したものである。データDATA1は、例えば第14図のよう
にエッジ変化部分は８クロック区間中の中心の６クロッ
ク区間で完結し、HAD＝０の部分にはDmin、HAD＝７の部
分にはDmaxの一定値データを記憶しておく。第13図の固
定データ発生回路24において、240〜247はフリップ・フ
ロップ、248はインバータである。第13図の構成によ
り、固定データ発生回路はROM16の出力データDATA1をパ
ルスPSの立ち下がりエッジでラッチする。ROM16の発生
する変化エッジデータの最終データは立ち上がりデータ
を出力した場合はDmax、立ち下がりデータを出力した場
合はDminになる。従って、第１図のデータセレクタ25の
出力には同様に連続した同期信号データD0が得られる。
以上の説明では、エッジデータの出力プロセスについ
て、主に１水平周期の先頭で発生する水平同期信号の立
ち下がりデータを例に説明したが、１水平周期の中心で
発生する等化パルスの立ち下がりデータ及び立ち上がり
データについては、次に述べるような注意が必要であ
る。前述の説明にもあるように、PAL方式テレビジョン
同期信号の１水平周期は（５）式で与えられるが、１水
平周期Ｈの先頭と中心に発生する等化パルスの間の時間
差は H/2＝（1135＋4/625）T/2 ＝（567＋316.5/625）Ｔ ……（16） であり、１クロック周期Ｔの1/625を単位としても0.5の
端数が出る。従って、等化パルスの変化エッジに対して
も正確なデータを発生する場合は、ROM16のLADを１ビッ
ト増やして11ビットにする。このときROM16には１クロ
ックの1/（625・２）＝1/1250の間隔でエッジの変化を
記憶しなければならない。従って、ROM16の記憶容量は
２倍必要となる。しかしながら、出力する変化エッジデ
ータDATA1のビット数が制限されており、１クロック周
期の1/1250の位相ずれは量子化誤差の範囲に入り、無視
することも可能である。つまり、アドレスLADは10ビッ
トでも可能であるし、それ以下でも可能である。即ち、
アドレスLADのビット数はデータDATA1のビット数に合わ
せて適当に決定すればよい。
て、主に１水平周期の先頭で発生する水平同期信号の立
ち下がりデータを例に説明したが、１水平周期の中心で
発生する等化パルスの立ち下がりデータ及び立ち上がり
データについては、次に述べるような注意が必要であ
る。前述の説明にもあるように、PAL方式テレビジョン
同期信号の１水平周期は（５）式で与えられるが、１水
平周期Ｈの先頭と中心に発生する等化パルスの間の時間
差は H/2＝（1135＋4/625）T/2 ＝（567＋316.5/625）Ｔ ……（16） であり、１クロック周期Ｔの1/625を単位としても0.5の
端数が出る。従って、等化パルスの変化エッジに対して
も正確なデータを発生する場合は、ROM16のLADを１ビッ
ト増やして11ビットにする。このときROM16には１クロ
ックの1/（625・２）＝1/1250の間隔でエッジの変化を
記憶しなければならない。従って、ROM16の記憶容量は
２倍必要となる。しかしながら、出力する変化エッジデ
ータDATA1のビット数が制限されており、１クロック周
期の1/1250の位相ずれは量子化誤差の範囲に入り、無視
することも可能である。つまり、アドレスLADは10ビッ
トでも可能であるし、それ以下でも可能である。即ち、
アドレスLADのビット数はデータDATA1のビット数に合わ
せて適当に決定すればよい。
なお、本発明の同期信号の発生方法は同様な構成によ
り、映像信号のブランキングエンベロープの発生、及び
カラーバーストのエンベロープ発生にも応用できる。
り、映像信号のブランキングエンベロープの発生、及び
カラーバーストのエンベロープ発生にも応用できる。
また、本発明のPAL方式テレビジョン同期信号発生装
置は、計数手段と比較的簡単な加減算をシーケンシャル
に行う簡単なアルゴリズムで実現できるので、高速マイ
クロ・プロセッサを使用して、専用の回路を設計するこ
となく、ソフトウェアで対応することも可能である。
置は、計数手段と比較的簡単な加減算をシーケンシャル
に行う簡単なアルゴリズムで実現できるので、高速マイ
クロ・プロセッサを使用して、専用の回路を設計するこ
となく、ソフトウェアで対応することも可能である。
発明の効果 以上のように本発明は、PAL方式テレビジョン信号の
カラーサブキャリア周波数の整数倍のクロックで、映像
信号の水平位置と、クロックと水平同期信号の間の位相
と、垂直位置とをそれぞれ計数し、その計数結果から、
水平位置で分類したエッジ番号を出力する同期信号に合
わせて発生し、前記エッジ番号が立ち下がりエッジを示
す部分で水平位置とクロック位相を示す計数値を各々反
転処理し、エッジ番号に対応して、反転処理された計数
値に適当なデータを加算し、同期信号の立ち上がり変化
エッジの形を記憶したROMの加算した結果をアドレスと
して読み出し、その読み出したROMのデータと同期信号
の最大値データ及び最小値データを切り換えて、同期信
号のデータとして出力するので、波形を記憶するROMは
変化エッジ部分のデータを記憶するだけでよい。即ち、
水平位置及び、立ち上がり、立ち下がりの方向が異なる
データを同一ROMのデータで発生することが可能であ
り、必要なROMの容量を飛躍的に小さくする効果があ
る。
カラーサブキャリア周波数の整数倍のクロックで、映像
信号の水平位置と、クロックと水平同期信号の間の位相
と、垂直位置とをそれぞれ計数し、その計数結果から、
水平位置で分類したエッジ番号を出力する同期信号に合
わせて発生し、前記エッジ番号が立ち下がりエッジを示
す部分で水平位置とクロック位相を示す計数値を各々反
転処理し、エッジ番号に対応して、反転処理された計数
値に適当なデータを加算し、同期信号の立ち上がり変化
エッジの形を記憶したROMの加算した結果をアドレスと
して読み出し、その読み出したROMのデータと同期信号
の最大値データ及び最小値データを切り換えて、同期信
号のデータとして出力するので、波形を記憶するROMは
変化エッジ部分のデータを記憶するだけでよい。即ち、
水平位置及び、立ち上がり、立ち下がりの方向が異なる
データを同一ROMのデータで発生することが可能であ
り、必要なROMの容量を飛躍的に小さくする効果があ
る。
また、ROMから読み出したエッジデータの切り換えタ
イミングを、同期信号の７つの異なるエッジ位置で発生
する７系統のパルスを発生するデコード手段と、７系統
のパルスをエッジ番号に従って切り換えて出力するセレ
クタ手段で構成するか、または、垂直位置を計数した結
果より、等化パルス発生区間と、垂直同期信号区間を求
め、７系統のパルスのうち、等化パルス発生区間で発生
するエッジ位置に対応する４系統のパルスの論理和と垂
直同期信号区間で発生するエッジ位置に対応する４系統
のパルスの論理和とその他の区間で発生するエッジ位置
に対応する２系統のパルスの論理和を各々切り換えて出
力するセレクタ手段で構成すれば、ROMの読み出しデー
タを切り換えるタイミングを発生する手段を、エッジ番
号を発生する手段の一部と共用化し、回路構成を簡単に
できる。
イミングを、同期信号の７つの異なるエッジ位置で発生
する７系統のパルスを発生するデコード手段と、７系統
のパルスをエッジ番号に従って切り換えて出力するセレ
クタ手段で構成するか、または、垂直位置を計数した結
果より、等化パルス発生区間と、垂直同期信号区間を求
め、７系統のパルスのうち、等化パルス発生区間で発生
するエッジ位置に対応する４系統のパルスの論理和と垂
直同期信号区間で発生するエッジ位置に対応する４系統
のパルスの論理和とその他の区間で発生するエッジ位置
に対応する２系統のパルスの論理和を各々切り換えて出
力するセレクタ手段で構成すれば、ROMの読み出しデー
タを切り換えるタイミングを発生する手段を、エッジ番
号を発生する手段の一部と共用化し、回路構成を簡単に
できる。
同様に、反転処理されたクロック位相の計数値に適当
なデータを加算したときのオーバーフロー出力で、ROM
の読み出しデータを切り換えるタイミングを１クロック
遅延するか否かを決定する構成は簡単なアルゴリズムで
実現でき、かつ、回路的にも他の部分とタイミング処理
回路を共用化し、本発明をきわめて簡単な回路で実現で
きる。
なデータを加算したときのオーバーフロー出力で、ROM
の読み出しデータを切り換えるタイミングを１クロック
遅延するか否かを決定する構成は簡単なアルゴリズムで
実現でき、かつ、回路的にも他の部分とタイミング処理
回路を共用化し、本発明をきわめて簡単な回路で実現で
きる。
また、水平位置を計数する手段は１クロック周期をｎ
分割する０〜ｎ−１のアドレスを発生する計数手段と
し、前記計数結果に反転処理を行い、適当なデータａを
加算してROMのアドレスの一部とし、加算結果がオーバ
ーフローしなかった場合にはデータａにｎを加算したデ
ータｂを、反転処理した計数結果に加算し、ROMアドレ
スの一部とする（実施例ではｎ＝625）ことにより、ROM
のアドレスの発生アルゴリズムは簡単に実現できる。
分割する０〜ｎ−１のアドレスを発生する計数手段と
し、前記計数結果に反転処理を行い、適当なデータａを
加算してROMのアドレスの一部とし、加算結果がオーバ
ーフローしなかった場合にはデータａにｎを加算したデ
ータｂを、反転処理した計数結果に加算し、ROMアドレ
スの一部とする（実施例ではｎ＝625）ことにより、ROM
のアドレスの発生アルゴリズムは簡単に実現できる。
また、同期信号の最大値及び最小値データの切り換え
タイミングは、等化パルスの立ち下がり位置の前方の数
クロック区間にＨとなるセレーションパルスを作成し、
セレーションパルスを同期信号の変化エッジで発生する
パルスでラッチするラッチ手段で簡単に実現できる。
タイミングは、等化パルスの立ち下がり位置の前方の数
クロック区間にＨとなるセレーションパルスを作成し、
セレーションパルスを同期信号の変化エッジで発生する
パルスでラッチするラッチ手段で簡単に実現できる。
さらに、別の方法として、同期信号の最大値及び最小
値データを、同期信号の変化エッジで発生するパルスの
後縁のエッジでROMの読み出しデータをラッチしたデー
タとすれば、回路構成が簡単であるばかりでなく、同期
信号データのうち、変化しない最大値データ、及び最小
値データもROM内に書き込まれたデータで設定できるの
で汎用性は著しく向上する。これはROMを書き換えるだ
けで、同期信号の変化エッジの傾斜と同期信号のレベル
が自由に変えられることを示す。
値データを、同期信号の変化エッジで発生するパルスの
後縁のエッジでROMの読み出しデータをラッチしたデー
タとすれば、回路構成が簡単であるばかりでなく、同期
信号データのうち、変化しない最大値データ、及び最小
値データもROM内に書き込まれたデータで設定できるの
で汎用性は著しく向上する。これはROMを書き換えるだ
けで、同期信号の変化エッジの傾斜と同期信号のレベル
が自由に変えられることを示す。
従って、本発明のPAL方式テレビジョン同期信号の発
生方法は簡単なアルゴリズム、及び少ないハードウエア
で、クロックに対して位相が同期していない複雑な同期
信号を発生することが可能であり、なおかつ、同期信号
の波形、タイミング等が容易に変更でき、その実用的効
果はきわめて大きい。
生方法は簡単なアルゴリズム、及び少ないハードウエア
で、クロックに対して位相が同期していない複雑な同期
信号を発生することが可能であり、なおかつ、同期信号
の波形、タイミング等が容易に変更でき、その実用的効
果はきわめて大きい。
第１図は本発明の一実施例におけるPAL方式テレビジョ
ン同期信号発生装置のブロック図、第２図〜第７図及び
第10図は第１図における各部のタイミング図、第８図は
第１図のセレクタ18の一実施例における回路図、第９図
はセレクタ18の別の実施例における回路図、第11図は第
１図におけるROM16のアドレスHAD,LADとデータDATA1の
対応図、第12図はカウンタの出力アドレスADR1,ADR2とR
OM16のアドレス入力の対応を示すマトリクス図、第13図
は固定データDATA2を第１図と別の構成で発生する場合
の固定データ発生回路24の回路図、第14図は第13図の固
定データ発生回路を使用した場合のROM16のアドレスHA
D,LADとデータDATA1の対応図である。 １……クロック発生回路、２……水平カウンタ、３……
クロック位相カウンタ、４……垂直カウンタ、５……エ
ッジ番号発生回路、６……反転パルス作成回路、7,8,20
……XORゲート、9,10,14……データ発生回路、11,13,15
……加算器、12,25……データセレクタ、16……ROM、17
……エッジパルス発生回路、18……セレクタ、19,23,5
9,70,240〜247……フリップ・フロップ、21……スイッ
チ、22……パルス発生回路、24……固定データ発生回
路、50……デコーダ、51〜57,62〜65……ANDゲート、5
8,66〜69……ORゲート、60,61,248……インバータ。
ン同期信号発生装置のブロック図、第２図〜第７図及び
第10図は第１図における各部のタイミング図、第８図は
第１図のセレクタ18の一実施例における回路図、第９図
はセレクタ18の別の実施例における回路図、第11図は第
１図におけるROM16のアドレスHAD,LADとデータDATA1の
対応図、第12図はカウンタの出力アドレスADR1,ADR2とR
OM16のアドレス入力の対応を示すマトリクス図、第13図
は固定データDATA2を第１図と別の構成で発生する場合
の固定データ発生回路24の回路図、第14図は第13図の固
定データ発生回路を使用した場合のROM16のアドレスHA
D,LADとデータDATA1の対応図である。 １……クロック発生回路、２……水平カウンタ、３……
クロック位相カウンタ、４……垂直カウンタ、５……エ
ッジ番号発生回路、６……反転パルス作成回路、7,8,20
……XORゲート、9,10,14……データ発生回路、11,13,15
……加算器、12,25……データセレクタ、16……ROM、17
……エッジパルス発生回路、18……セレクタ、19,23,5
9,70,240〜247……フリップ・フロップ、21……スイッ
チ、22……パルス発生回路、24……固定データ発生回
路、50……デコーダ、51〜57,62〜65……ANDゲート、5
8,66〜69……ORゲート、60,61,248……インバータ。
Claims (7)
- 【請求項１】PAL方式テレビジョン信号のカラーサブキ
ャリア周波数の整数倍のクロックを計数し、映像信号の
水平位置を前記クロック周期を単位として表現する第１
のアドレスと、前記第１のアドレスの先頭番地の位置と
前記映像信号の１周期の先端位置のクロック周期未満の
位相ずれを表現する第２のアドレスと、前記第１のアド
レスより生成された水平周波数の２倍の周波数のパルス
をもとに映像信号の垂直位置を表現する第３のアドレス
とを作成する計数手段と、 同期信号の変化エッジを水平位置により分類し、各々に
対応したエッジ番号を前記第１のアドレスと第３のアド
レスのデコード値より発生するエッジ番号発生手段と、 前記エッジ番号が立ち上がりエッジを示すものと立ち下
がりエッジを示す部分で前記第1,第２のアドレスのビッ
ト反転，非反転を切り換えるアドレス反転手段と、 前記エッジ番号に対応して２種類のデータa,bを発生
し、かつ、前記アドレス反転手段で反転制御された第２
のアドレスにデータａを加算し、オーバーフローした際
には加算結果をそのまま出力し、オーバーフローしなか
った際にはデータｂを加算した結果を出力する第１のメ
モリアドレス発生手段と、 前記エッジ番号に対応してデータｃを発生し、前記アド
レス反転手段で反転制御された前記第１のアドレスにデ
ータｃと前記第１のメモリアドレス発生手段のオーバー
フローをキャリー入力として加算して出力する第２のメ
モリアドレス発生手段と、 前記第１〜第３のアドレスのデコード値より前記同期信
号の変化エッジ発生位置で一定幅のパルスを発生するパ
ルス発生手段と、 前記第１〜第３のアドレスのデコード値より前記同期信
号が最大値で安定する部分で最大値データ、最小値で安
定する部分で最小値データを発生する固定データ発生手
段と、 前記同期信号の立ち上がり変化エッジの１クロック周期
毎の変化の様子を第２のメモリアドレスに従って記憶
し、前記変化エッジとクロックの位相を変化させた場合
の変化の様子を第１のメモリアドレスに従って記憶した
ROMを前記第1,第２のメモリアドレスにより読み出すエ
ッジデータ発生手段と、 前記固定データ発生手段と前記エッジデータ発生手段の
各データを前記パルス発生手段からのパルスで切り換え
て同期信号データとして出力するデータ切り換え手段
と、 を備えて成るPAL方式テレビジョン同期信号発生装置。 - 【請求項２】前記パルス発生手段は同期信号の７つの異
なるエッジ位置で発生する７系統のパルスを発生するデ
コード手段と、前記７系統のパルスをエッジ番号発生手
段の７種類のエッジ番号に従って切り換えて出力するセ
レクタ手段を含むことを特徴とする請求項１記載のPAL
方式テレビジョン同期信号発生装置。 - 【請求項３】前記パルス発生手段は第３のアドレスより
等化パルス発生区間を示す第１の垂直パルスと垂直同期
信号区間を示す第２の垂直パルスを発生する垂直パルス
発生手段と、同期信号の異なるエッジ位置で発生する７
系統のパルスのうち、等化パルス発生区間で発生するエ
ッジ位置に対応する４系統のパルスの論理和と垂直同期
信号区間で発生するエッジ位置に対応する４系統のパル
スの論理和とその他の区間で発生するエッジ位置に対応
する２系統のパルスの論理和を前記第1,第２のアドレス
より作成するデコード手段と、前記デコード手段からの
３種類のパルスの論理和を垂直パルス発生手段からのパ
ルスのH,Lにより切り換えて出力するセレクタ手段を含
むことを特徴とする請求項１記載のPAL方式テレビジョ
ン同期信号発生装置。 - 【請求項４】前記パルス発生手段は前記第1,第３のアド
レスよりパルス発生位置を決定するデコード手段と、前
記第１のメモリアドレス発生手段のオーバーフロー出力
と前記アドレス反転手段の反転制御信号の排他的論理和
で前記デコード手段で作成したパルスを１クロック遅延
するか否かを決定し出力する遅延手段を含むことを特徴
とする請求項１記載のPAL方式テレビジョン同期信号発
生装置。 - 【請求項５】前記計数手段の第２のアドレス発生手段は
１クロック周期をｎ分割する０〜ｎ−１のアドレスを発
生する計数手段を含み、前記第１のメモリアドレス発生
手段はデータｂとしてデータａにｎを加算したデータを
出力するシフトデータ発生手段を含むことを特徴とする
請求項１記載のPAL方式テレビジョン同期信号発生装
置。 - 【請求項６】前記固定データ発生手段は前記第１のアド
レスより等化パルスの立ち下がり位置の前方の数クロッ
ク区間にＨとなるセレーションパルスを作成するデコー
ド手段と、前記セレーションパルスを前記パルス発生手
段からのパルスでラッチするラッチ手段を含むことを特
徴とする請求項１記載のPAL方式テレビジョン同期信号
発生装置。 - 【請求項７】前記固定データ発生手段は前記パルス発生
手段からのパルスの後縁のエッジで前記エッジデータ発
生手段で発生したデータをラッチしたデータを出力する
ことを特徴とする請求項１記載のPAL方式テレビジョン
同期信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25270189A JPH088693B2 (ja) | 1989-09-27 | 1989-09-27 | Ｐａｌ方式テレビジョン同期信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25270189A JPH088693B2 (ja) | 1989-09-27 | 1989-09-27 | Ｐａｌ方式テレビジョン同期信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113982A JPH03113982A (ja) | 1991-05-15 |
| JPH088693B2 true JPH088693B2 (ja) | 1996-01-29 |
Family
ID=17241050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25270189A Expired - Fee Related JPH088693B2 (ja) | 1989-09-27 | 1989-09-27 | Ｐａｌ方式テレビジョン同期信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088693B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100579173C (zh) | 2004-03-30 | 2010-01-06 | 松下电器产业株式会社 | 图像信号数据发生器 |
-
1989
- 1989-09-27 JP JP25270189A patent/JPH088693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03113982A (ja) | 1991-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |