KR100300049B1 - 디에스피의주파수변환회로 - Google Patents

Abstract

본 발명은 디에스피의 주파수 변환 회로에 관한 것으로, 종래의 회로에 있어서는 메인클럭과 변환클럭의 위상이 일치되는 부분(ⓚ)에서는 제어부에서 제2 주파수 변환부에 출력하는 제어신호의 상승에지가 메인클럭의 상승에지와 일치되어 즉, 제1 주파수 변환부에서 출력되는 색차신호(R-Y₁)가 끝나는 부분과 일치되어 그 색차신호(R-Y₁)를 읽지 못하게 됨으로써 전혀 엉뚱한 값이 출력될 수 있고, 실제 영상에서 보면 마치 중간 중간에 픽셀이 하나씩 빠지는 것 같은 현상이 발생하게 되는 문제점이 있었다. 따라서, 본 발명은 클럭단자에 메인클럭을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제1 반전 제어신호로 하고, 정 출력단자의 출력을 제1 제어신호로 하는 제1 디플립플롭과; 클럭단자에 인버터를 통해 반전된 변환클럭을 입력받고, 상기 제1 디플립플롭의 정 출력단자와 데이터 입력단자를 연결하여 그 정 출력단자의 출력을 제2 제어신호로 하고, 반전 출력단자의 출력을 제2 반전 제어신호로 하는 제2 디플립플롭과; 클럭단자에 변환클럭을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제3 반전 제어신호로 하는 제3 디플립플롭으로 구성하여 메인클럭과 변환클럭의 위상이 일치되는 경우에도 제어부에서 제2 주파수 변환부에 출력하는 제어신호를 메인클럭의 위상과는 일치하지 않도록 하여 색차신호를 읽지 못하는 부분이 발생하지 않도록 하고, 메인클럭을 지연시키기 위한 디플립플롭의 수를하나로 줄임으로써 회로의 구성을 좀 더 간단히 할 수 있는 효과가 있다.

Description

디에스피의 주파수 변환 회로{FREQUINCY CONVERTER CIRCUIT FOR DIGITAL SIGNAL PROCESSOR}

본 발명은 주파수 변환 회로에 관한 것으로, 특히 카메라등에 사용되는 디에스피(DSP : digital signal proccessor)의 라인락 모드(Line-Lock mode)에서 주파수 변환시 발생하는 픽셀(pixel)빠짐 현상을 제거하고, 또한 회로의 구성을 좀 더 간단히 하는 디에스피의 주파수 변환 회로에 관한 것이다.

디에스피의 주파수 변환 회로는 메인클럭(MCK)과 변환클럭(CL)을 이용하여 각종 제어신호를 출력하는 제어부와 상기 제어부에서 출력하는 제어신호에 의해 색차신호(B-Y/R-Y)를 실제로 주파수 변환하여 출력하는 데이터 패스부로 구성되어 있다.

도1은 종래 디에스피의 주파수 변환 회로중 데이터 패스부의 구성을 보인 블록도로서, 이에 도시된 바와 같이 색차신호(B-Y/R-Y)를 입력받아 래치하여 출력하는 제1 래치(D1)와; 상기 제1 래치에서 출력되는 색차신호를 분리하여 메인클럭(MCK)에 동기하여 주파수를 변환하여 출력하는 제1 주파수 변환부(10a)와; 상기 제1 주파수 변환부(10a)에서 주파수 변환되어 출력되는 신호를 변환클럭(CL)에 동기하여 주파수를 변환하여 출력하는 제2 주파수 변환부(10b)와; 상기 제2 주파수 변환부(10b)에서 변환된 색차신호를 다시 분리되기전의 상태와 같이 하나로 합하여 출력하는 멀티플렉서(MUX)로 구성된다.

도2는 종래 디에스피의 주파수 변환 회로중 제어부의 구성을 보인 블록도로서, 이에 도시된 바와 같이 메인클럭(MCK)을 클럭단자(CK)에 입력받고, 데이터 입력단자(D)를 반전 출력단자(/Q)에 연결하고, 상기 반전 출력단자(/Q)의 출력을 제1 반전 제어신호()로 하고, 정 출력단자(Q)의 출력을 제1 제어신호(CONT1)로 하는 제1 디플립플롭(DF1)과; 변환클럭(CL)을 클럭단자(CK)에 입력받고, 상기 제1 디플립플롭(DF1)의 정 출력단자(Q)의 출력을 데이터 입력단자(D)에 입력받는 제2 디플립플롭(DF2)과; 변환클럭(CL)을 클럭단자(CK)에 입력받고, 상기 제2 디플립플롭(DF2)의 정 출력단자(Q)의 출력을 데이터 입력단자(D)에 입력받아 그 정출력단자(Q)의 출력을 제2 제어신호(CONT2)로 하고, 반전 출력단자(/Q)의 출력을 제2 반전 제어신호()로 하는 제4 디플립플롭(DF4)과; 상기 변환클럭(CL)을 클럭 단자(CK)에 입력받고, 데이터 입력단자(D)를 반전 출력단자(/Q)에 연결하고, 정 출력단자(Q)의 출력을 제3 제어신호(CONT3)로 하는 제3 디플립플롭(DF3)으로 구성된다.

이와 같이 구성된 주파수 변환 회로에서 도2의 제어부는 각종 제어신호를 만들어 도1의 데이터 패스부에 출력하여 주파수 변환을 하게 하는 것으로 그 동작을 도3의 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 제어부에서 출력하는 제1 제어신호(CONT1)와 제1 반전 제어신호()는 각각 메인클럭(MCK)을 2분주한 클럭 및 이를 반전한 클럭이며, 또한 제2 제어신호(CONT2)와 제2 반전 제어신호()는 상기 메인클럭(MCK)을 2분주한 클럭을 변환클럭(CL)에 동기하여 2번 래치한 클럭 및 이를 반전한 클럭이며 제3 제어신호(CONT3)는 변환클럭(CL)을 2분주한 클럭이다.

참고로, 디에스피가 라인락 모드로 동작하는 경우 메인클럭(MCK)은 외부 전원 전압 주파수(60Hz)와 디에스피의 수직 구동신호(Vertical Drive : 59.94Hz)에 피엘엘(PLL)을 걸어 생성된 클럭(약 28.665MHz)을 분주해서 만들어진다.

따라서, 이때의 메인클럭은 피엘엘의 동작에 따라서 약간씩 변하게 되므로 회로의 외부에 14.318MHz의 크리스탈에 의해 만들어지는 변환클럭(CL)과는 위상차가 정확히 고정되지 않고 계속 가변된다.

상기와 같은 이유로 제어부에 입력되는 (a)의 메인 클럭(MCK:약 14.318MHz)과 (b)의 변환클럭(CL:칼라 버스트 신호(3.58MHz)의 4배의 주파수)이 입력될 때 상기 두 클럭은 약간의 위상차가 계속 가변되어 ⓚ부분에 위상이 일치하는 부분이 발생된다.

한편, 색차신호(B-Y/R-Y)가 제1 래치(D1)에 입력되어 한 클럭만큼 지연되어 제1 주파수 변환부(10a)에 입력되면 먼저, 제1 반전 제어신호()의 출력이 '하이'레벨일 경우 제1 스위치(SW1)가 제1 래치(D1)의 출력에 연결되어 (c)와 같이 색차신호(B-Y₁)가 제2 래치(D2)로 출력되고, 반대로 제1 제어신호(CONT1)의 출력은 '로우'레벨이 되므로 이를 입력받는 제2 스위치(SW2)는 제3 래치(D3)의 출력과 연결되어 귀환되므로 (d)와 같이 색차신호(R-Y₀)가 한 클럭만큼 귀환되어 출력된다.

다음 이번에는 제어신호의 레벨이 바뀌어 제1 반전 제어신호()의 출력이 '로우'레벨이 되면 제1 스위치(SW1)는 제2 래치(D2)의 출력과 연결되어 그 래치된 출력이 귀환되므로 (c)와 같이 색차신호(B-Y₁)가 한 클럭만큼 귀환되어 출력되고, 제1제어신호(CONT1)의 출력은 '하이'레벨이 되므로 제2 스위치(SW2)는 제1 래치(D1)의 출력과 연결되어 (d)와 같이 다음 색차신호(R-Y₁)를 제3 래치(D3)로 입력되도록 한다.

즉, 메인클럭(MCK)의 한 클럭에 동기되어 순차로 입력되던 색차신호(B-Y/R-Y)가 제1 주파수 변환부(10a)에서 각각 분리되어 그 길이도 제2,3 래치(D2,D3)에 의해 한클럭씩 귀환되어 출력시킴으로써 두 클럭으로 늘어나게 되었다.

한편, 제2 주파수 변환부(10b)는 제2 제어신호(CONT2)와 제2 반전 제어신호()를 받아 제어되는데 이 제어신호들은 변환클럭(CL)에 동기를 맞추어 메인클럭(MCK)을 2번 지연시킨 것으로 메인클럭(MCK)이 일정하게 고정된 것이 아니고 피엘엘에 의한 클럭으로 약간씩 변동이 있는 것이므로 이를 2번 지연시킨 변환클럭(CL)과는 위상차가 발생하게 된다.

상기와 같은 위상차를 이용하여 제2 주파수 변환부(10b)는 제1 주파수 변환부(10a)에서 출력된 색차신호를 읽게 되고, 그 제어신호(CONT2,)가 변환클럭(CL)에 동기를 맞춘 것이므로 색차신호도 결국 변환클럭(CL)에 동기가 맞추어 지게 된다.

즉, 제2 반전 제어신호()의 출력이 '하이'레벨일 경우 제3 스위치(SW3)가 제2 래치(D2)의 출력에 연결되어 (f)와 같이 색차신호(B-Y₀)가 제4 래치(D4)로 출력되고, 반대로 제2 제어신호(CONT2)의 출력은 '로우'레벨이 되므로 이를 입력받는 제4 스위치(SW4)는 제5 래치(D5)의 출력과 연결되어 귀환되므로 (h)와 같이 색차신호(R-Y₁)가 한 클럭만큼 귀환되어 출력된다.

다음 이번에는 제어신호의 레벨이 바뀌어 제2 반전 제어신호()의 출력이 '로우'레벨이 되면 제3 스위치(SW3)는 제4 래치(D4)의 출력과 연결되어 그 래치된 출력이 귀환되므로 (f)와 같이 색차신호(B-Y₀)가 한 클럭만큼 귀환되어 출력되고, 제2 제어신호(CONT2)의 출력은 '하이'레벨이 되므로 제4 스위치(SW4)는 제3 래치(D3)의 출력과 연결되어 (h)와 같이 다음 색차신호(R-Y₁)를 제5 래치(D5)로 출력하도록 한다.

이에 따라 멀티플렉서(MUX)는 (f),(h)와 같이 변환클럭(CL)의 두클럭의 길이로 늘어난 색차신호를 입력받아 제3 제어신호(CONT3)에 의해 다시 원래의 신호처럼 하나로 합하여 출력하는데, 상기 제3 제어신호(CONT3)는 (i)와 같이 변환클럭(CL)의 2분주된 신호이므로 그 반주기는 정확히 변환클럭(CL)의 한클럭이 되고, 변환클럭(CL)의 두 클럭의 길이로 늘어났던 각 색차신호(B-Y)(R-Y)를 정확히 반으로 나누어 출력하게 된다.

즉, '하이'의 반주기 동안에는 색차신호(B-Y)를 출력하고, '로우'의 반주기 동안에는 색차신호(R-Y)를 출력하게 된다.

그러나, 상기 종래의 회로에 있어서는 메인클럭과 변환클럭의 위상이 일치되는 부분(ⓚ)에서는 제어부에서 제2 주파수 변환부에 출력하는 제어신호의 상승에지가 메인클럭의 상승에지와 일치되어 즉, 제1 주파수 변환부에서 출력되는 색차신호(R-Y₁)가 끝나는 부분과 일치되어 그 색차신호(R-Y₁)를 읽지 못하게 됨으로써 전혀 엉뚱한값이 출력될 수 있고, 실제 영상에서 보면 마치 중간 중간에 픽셀이 하나씩 빠지는 것 같은 현상이 발생하게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 메인클럭과 변환클럭의 위상이 일치되는 경우에도 제어부에서 제2 주파수 변환부에 출력하는 제어신호를 메인클럭의 위상과 일치하지 않도록 하여 색차신호를 읽지 못하는 부분이 발생하지 않도록 하는 디에스피의 주파수 변환 회로를 제공 하는데 그 목적이 있다.

도1은 종래 디에스피의 주파수 변환 회로중 데이터 패스부의 구성을 보인 블록도.

도2는 종래 디에스피의 주파수 변환 회로중 제어부의 구성을 보인 블록도.

도3은 도2에 의한 제어신호로 도1의 각 부에서 출력되는 색차신호의 파형을 보인 타이밍도.

도4는 본 발명 디에스피의 주파수 변환 회로의 제어부의 구성을 보인 블록도.

도5는 도4에 의한 제어신호로 도1의 각 부에서 출력되는 색차신호의 파형을 보인 타이밍도.

***도면의 주요 부분에 대한 부호의 설명***

10a : 제1 주파수 변환부 10b : 제2 주파수 변환부

DF10∼DF30 : 디플립플롭 D1∼D5 : 래치

SW1∼SW4 : 스위치 MUX : 멀티플렉서

이와 같은 목적을 달성하기 위한 본 발명은, 제어부의 제어신호에 의해 주파수를 변환하는 데이터 패스부로 구성된 디에스피의 주파수 변환 회로에 있어서, 상기 제어부는 클럭단자에 메인클럭을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제1 반전 제어신호로 하고, 정 출력단자의 출력을 제1 제어신호로 하는 제1 디플립플롭과; 클럭단자에 인버터를 통해 반전된 변환클럭을 입력받고, 상기 제1 디플립플롭의 정 출력단자와 데이터 입력단자를 연결하여 그 정 출력단자의 출력을 제2 제어신호로 하고, 반전 출력단자의 출력을 제2 반전 제어신호로 하는 제2 디플립플롭과; 클럭단자에 변환클럭을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제3 반전 제어신호로 하는 제3 디플립플롭으로 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도4는 본 발명 디에스피의 주파수 변환 회로의 제어부의 구성을 보인 블록도로서,이에 도시한 바와 같이 제어부의 제어신호에 의해 주파수를 변환하는 데이터 패스부로 구성된 디에스피의 주파수 변환 회로에 있어서, 클럭단자(CK)에 메인클럭(MCK)을 입력받고 데이터 입력단자(D)를 반전 출력단자(/Q)에 연결하여 그 반전 출력단자(/Q)의 출력을 제1 반전 제어신호()로 하고, 정 출력단자(Q)의 출력을 제1 제어신호(CONT1)로 하는 제1 디플립플롭(DF10)과; 클럭단자(CK)에 인버터(INV1)를 통해 반전된 변환클럭(CL)을 입력받고, 상기 제1 디플립플롭(DF10)의 정 출력단자(Q)와 데이터 입력단자(D)를 연결하여 그 정 출력단자(Q)의 출력을 제2 제어신호(CONT2)로 하고, 반전 출력단자(/Q)의 출력을 제2 반전 제어신호()로 하는 제2 디플립플롭(DF20)과; 클럭단자(CK)에 변환클럭(CL)을 입력받고 데이터 입력단자(D)를 반전 출력단자(/Q)에 연결하여 그 반전 출력단자(/Q)의 출력을 제3 반전 제어신호()로 하는 제3 디플립플롭(DF30)으로 구성하고, 데이터 패스부는 그 멀티플레서(MUX)에서 제3 반전 제어신호()를 받아 멀티플렉싱되는 것으로 이와 같이 구성한 본 발명의 동작 및 작용을 도5의 타이밍도를 참조하여 설명한다.

(a)의 메인클럭 및 (b),(c),(d)와 도면에는 표시되어 있지 않지만 제어부에서 출력하는 제1 제어신호(CONT1) 및 제1 반전 제어신호()는 메인클럭(MCK)의 2분주 신호이므로 종래와 같게 되어 제1 주파수 변환부(10a)에서 상기 제어신호(CONT1,)에 의해 색조신호(B-Y/R-Y)를 분리하여 (c),(d)와 같이 각각 메인클럭(MCK)의 두 클럭의 길이로 출력되는 과정 또한 종래와 같으므로 이에 대한 설명은 생략한다.

그러나, (d),(g)와 같이 제2 주파수 변환부(10b)에 출력하는 제어신호(CONT2,)는 반전된 변환클럭(CL)에 동기하여 2분주된 메인클럭(MCK)을 1번 지연하여 출력시킴으로써, 종래와는 다르게 메인클럭(MCK)과 변환클럭(CL)의 위상이 일치되더라도 제어신호(CONT2,)는 메인클럭(MCK)과 일치되지 않고 항상 약간의 위상차를 가지게 된다.

이에 따라 (e)의 제2 반전 제어신호()에 의해 (f)와 같이 픽셀 빠지는 부분이 하나도 없이 변환클럭(CL)에 동기하여 색차신호(B-Y)가 읽혀지고, (g)의 제2 제어신호(CONT2)에 의해 (h)와 같이 메인클럭(MCK)과 변환클럭(CL)의 상승에지가 일치되는 부분(ⓚ) 에서도 색차신호(R-Y)를 읽을 수 있게 된다.

상기와 같이 제2 주파수 변환부(10b)에서 각각 변환클럭(CL)에 동기된 색차신호(B-Y/R-Y)는 멀티플렉서(MUX)에 입력되어 역시 제3 반전 제어신호()에 의해 '하이'의 반주기 동안에는 색차신호(B-Y)를 출력하고, '로우'의 반주기 동안에는 색차신호(R-Y)를 순차로 출력하여 (j)와 같이 픽셀 빠짐 현상이 발생되지 않는 신호가 출력된다.

이상에서 설명한 바와 같이 본 발명 디에스피의 주파수 변환 회로는 메인클럭과 변환클럭의 위상이 일치되는 경우에도 제어부에서 제2 주파수 변환부에 출력하는 제어신호를 메인클럭의 위상과 일치하지 않도록 하여 색차신호를 읽지 못하는 부분이 발생하지 않도록 하고, 메인클럭을 지연시키기 위한 디플립플롭의 수를 하나로 줄임으로써 회로의 구성을 좀 더 간단히 할 수 있는 효과가 있다.

Claims (2)

1. 제어부의 제어신호에 의해 주파수를 변환하는 데이터 패스부로 구성된 디에스피의 주파수 변환 회로에 있어서, 상기 제어부는 클럭단자(CL)에 메인클럭(MCK)을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제1 반전 제어신호로 하고, 정 출력단자의 출력을 제1 제어신호로 하는 제1 디플립플롭과; 클럭단자에 인버터를 통해 반전된 변환클럭을 입력받고, 상기 제1 디플립플롭의 정 출력단자와 데이터 입력단자를 연결하여 그 정 출력단자의 출력을 제2 제어신호로 하고, 반전 출력단자의 출력을 제2 반전 제어신호로 하는 제2 디플립플롭과; 클럭단자에 변환클럭(CL)을 입력받고 데이터 입력단자를 반전 출력단자에 연결하여 그 반전 출력단자의 출력을 제3 반전 제어신호로 하는 제3 디플립플롭으로 구성된 것을 특징으로 하는 디에스피의 주파수 변환 회로.
2. 제1항에 있어서, 상기 데이터 패스부는 두 개로 분리되어 각각 주파수 변환된 색차신호를 상기 제3 반전 제어신호에 의해 멀티플렉싱되는 것을 특징으로 하는 디에스피의 주파수 변환 회로.