JPH0311325A - 面入出力半導体レーザメモリ - Google Patents
面入出力半導体レーザメモリInfo
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- JPH0311325A JPH0311325A JP1145470A JP14547089A JPH0311325A JP H0311325 A JPH0311325 A JP H0311325A JP 1145470 A JP1145470 A JP 1145470A JP 14547089 A JP14547089 A JP 14547089A JP H0311325 A JPH0311325 A JP H0311325A
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- 230000015654 memory Effects 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005253 cladding Methods 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims 1
- 230000003287 optical effect Effects 0.000 abstract description 13
- 238000012545 processing Methods 0.000 abstract description 8
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
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- Semiconductor Memories (AREA)
- Semiconductor Lasers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は、並列光信号処理システムの基本構成デバイス
であり、特に、スイッチ・メモリ機能を有する２次元面
入出力半導体レーザアレイに関するものである。
であり、特に、スイッチ・メモリ機能を有する２次元面
入出力半導体レーザアレイに関するものである。
（２）従来技術とその問題点
従来、サイリスタ光素子は、第３図の断面図に示す如く
、ｎ−ＩｎＰ基板ｌ上にｎ−ＩｎＰバッファ層２、ｐ
−１ｎＧａＡｓ Ｐベース層３、ｎ−ＩｎＰクラッド層
４、ｕ −１ｎＧａＡｓ Ｐ活性層５、ｐ−ＩｎＰクラ
ッド層６と積層され、エツチング等で溝１７を形成し、
電８ｉ９．１０を分離して電気的に分離するものであっ
た。デバイスをターン・オンする注入光（制御光）１５
は、基板１側から注入し、出力光１６は、素子表面から
取り出すものであったため、基板側に電極を設けること
ができず、実用上および実装上困難が生じていた。例え
ば、この素子を実装するには、中空のジグを用いなけれ
ばならず、放熱設計及び実装上多大な困難が生じていた
。
、ｎ−ＩｎＰ基板ｌ上にｎ−ＩｎＰバッファ層２、ｐ
−１ｎＧａＡｓ Ｐベース層３、ｎ−ＩｎＰクラッド層
４、ｕ −１ｎＧａＡｓ Ｐ活性層５、ｐ−ＩｎＰクラ
ッド層６と積層され、エツチング等で溝１７を形成し、
電８ｉ９．１０を分離して電気的に分離するものであっ
た。デバイスをターン・オンする注入光（制御光）１５
は、基板１側から注入し、出力光１６は、素子表面から
取り出すものであったため、基板側に電極を設けること
ができず、実用上および実装上困難が生じていた。例え
ば、この素子を実装するには、中空のジグを用いなけれ
ばならず、放熱設計及び実装上多大な困難が生じていた
。
（３）発明の目的
本発明の目的はかかる実装上の困難を解決して、表面方
向から注入光を注入し、かつ出力光も表面方向に取り出
すことを可能とし、かつ光素子をレーザとすることによ
り出力光の出力を高め、かつ指向性を高めた面入出力半
導体メモリを提供することにある。
向から注入光を注入し、かつ出力光も表面方向に取り出
すことを可能とし、かつ光素子をレーザとすることによ
り出力光の出力を高め、かつ指向性を高めた面入出力半
導体メモリを提供することにある。
（４）発明の構成
（４−１）発明の構成と特徴
この目的を達成するために、本発明の面入出力半導体レ
ーザメモリは次のように構成されている。
ーザメモリは次のように構成されている。
■ｎ型ＩｎＰ基板の上に、ｎ型ＩｎＰバッファ層。
エネルギーバンド幅Ｅｂのｐ型ＩｎにａＡｓ Ｐベース
層、バンド幅Ｅｂのｎ型ｒｎＰクラッド層、バンド幅Ｅ
ｂのアンドープＩｎＧａＡｓ Ｐ活性層、バンド幅Ｅｃ
のＰ型ＩｎＰクラッド層、ｐ型１ｎＧａＡｓ Ｐコンタ
クト層が積層されており、各々のエネルギーバンド幅Ｅ
ｂ、Ｅｃ，Ｅｂの間には、Ｅｃ＞ＩＥｂ％Ｅｋなる関係
を有しているｐｎｐｎサイリスタ発光素子において、 ｐｎｐｎサイリスタ発光部がストライプ状形状を有する
とともに電流を注入できるストライプ状活性領域となっ
ており、それ以外は、高抵抗のＩｎＰ電流狭窄層あるい
はＩｎＰのｐ−ｎの接合の逆バイアスによる電流狭窄層
で埋込まれている埋込み半導体レーザ構造を有しており
、ストライプ状活性領域とｐ−ｎ接合平面に対して垂直
に形成されたレーザ端面を有していてレーザ端面の近傍
に、ｐ−ｎ接合平面に対して４０°〜６０°傾いた斜反
射鏡が形成してあり、レーザの出力光を該斜反射鏡に反
射せしめて、ｐ−ｎ接合平面にほぼ垂直に取り出し得て
、かつ、素子を制御するｐ−ｎ接合平面に対してほぼ垂
直な外部からの注入制御光を該斜反射鏡に反射せしめて
、ストライプ状の活性領域のベース層にレーザ端面から
注入することを可能としたことを特徴とする面入出力半
導体レーザメモリ。
層、バンド幅Ｅｂのｎ型ｒｎＰクラッド層、バンド幅Ｅ
ｂのアンドープＩｎＧａＡｓ Ｐ活性層、バンド幅Ｅｃ
のＰ型ＩｎＰクラッド層、ｐ型１ｎＧａＡｓ Ｐコンタ
クト層が積層されており、各々のエネルギーバンド幅Ｅ
ｂ、Ｅｃ，Ｅｂの間には、Ｅｃ＞ＩＥｂ％Ｅｋなる関係
を有しているｐｎｐｎサイリスタ発光素子において、 ｐｎｐｎサイリスタ発光部がストライプ状形状を有する
とともに電流を注入できるストライプ状活性領域となっ
ており、それ以外は、高抵抗のＩｎＰ電流狭窄層あるい
はＩｎＰのｐ−ｎの接合の逆バイアスによる電流狭窄層
で埋込まれている埋込み半導体レーザ構造を有しており
、ストライプ状活性領域とｐ−ｎ接合平面に対して垂直
に形成されたレーザ端面を有していてレーザ端面の近傍
に、ｐ−ｎ接合平面に対して４０°〜６０°傾いた斜反
射鏡が形成してあり、レーザの出力光を該斜反射鏡に反
射せしめて、ｐ−ｎ接合平面にほぼ垂直に取り出し得て
、かつ、素子を制御するｐ−ｎ接合平面に対してほぼ垂
直な外部からの注入制御光を該斜反射鏡に反射せしめて
、ストライプ状の活性領域のベース層にレーザ端面から
注入することを可能としたことを特徴とする面入出力半
導体レーザメモリ。
■同一基板上に、２次元アレイ状にモノリシックに多数
の面入出力半導体レーザメモリを配置し、かつ、電流狭
窄層に、ストライプに平行な方向の分離溝を設けて、例
えば絶縁膜および金属層からなる遮光膜をその分離溝に
設けて、もれ光による半導体レーザメモリ間の干渉を防
ぐことを特徴とした第１項記載の面入出力半導体レーザ
メモリ。
の面入出力半導体レーザメモリを配置し、かつ、電流狭
窄層に、ストライプに平行な方向の分離溝を設けて、例
えば絶縁膜および金属層からなる遮光膜をその分離溝に
設けて、もれ光による半導体レーザメモリ間の干渉を防
ぐことを特徴とした第１項記載の面入出力半導体レーザ
メモリ。
０面入出力のための斜反射鏡に高反射膜を形成したこと
を特徴とする第１項記載又は第２項記載の面入出力半導
体レーザメモリ。
を特徴とする第１項記載又は第２項記載の面入出力半導
体レーザメモリ。
本発明は、ストライプ状活性領域及びｐ−ｎ接合平面に
垂直に、レーザ端面を形成し、かつレーザ端面の近傍に
、ｐ−ｎ接合平面に対して４０”〜６０°傾いた斜反射
鏡を形成し、素子を制御する。
垂直に、レーザ端面を形成し、かつレーザ端面の近傍に
、ｐ−ｎ接合平面に対して４０”〜６０°傾いた斜反射
鏡を形成し、素子を制御する。
ｐ−ｎ接合平面にほぼ垂直な外部からの注入光（制御光
）を該反射鏡に反射せしめて、ストライプ状活性領域の
ベース層にレーザ端面から注入することを可能とし、か
つレーザの出力光を該斜反射面に反射せしめて、ｐ−ｎ
接合平面に対して、はぼ垂直な方向に取り出すことを可
能としたことを、もっとも主要な特徴とする。これによ
り、基板側から注入光を注入しなければならず、電極の
形成及び素子のマウント等、実装上の不都合があった従
来のサイリスタ光素子の欠点は改善された。
）を該反射鏡に反射せしめて、ストライプ状活性領域の
ベース層にレーザ端面から注入することを可能とし、か
つレーザの出力光を該斜反射面に反射せしめて、ｐ−ｎ
接合平面に対して、はぼ垂直な方向に取り出すことを可
能としたことを、もっとも主要な特徴とする。これによ
り、基板側から注入光を注入しなければならず、電極の
形成及び素子のマウント等、実装上の不都合があった従
来のサイリスタ光素子の欠点は改善された。
（４−２）実施例
以下本発明の実施例について説明する。
第１図は本発明の第１の実施例を示す斜視図であって、
工はｎ−ＩｎＰ基板、２はｎ−ＩｎＰバッファ層、３は
ｐ −１ｎＧａＡｓ Ｐベース層、４はｎ −１ｒ＋Ｐ
クラッド層、５はｕ −１ｎＧａＡｓ Ｐ活性層、６は
ｐ−ＩｎＰｎチクド層、７はｐ −１ｎＧａＡｓ Ｐコ
ンタクト層、８はＳｌ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ）−ＩｎＰ電流狭窄層、９はｎｉ！極、１０はｐ電極
、ＩＬはストライプ状活性領域、１２はレーザ端面、１
３はストライプ状活性領域１１とｐ−ｎ接合平面に対し
て４０”〜５０°１頃けて設けられた斜反射鏡、１４は
高反射面、１５は注入光（制御光）、１６は出力光であ
る。
工はｎ−ＩｎＰ基板、２はｎ−ＩｎＰバッファ層、３は
ｐ −１ｎＧａＡｓ Ｐベース層、４はｎ −１ｒ＋Ｐ
クラッド層、５はｕ −１ｎＧａＡｓ Ｐ活性層、６は
ｐ−ＩｎＰｎチクド層、７はｐ −１ｎＧａＡｓ Ｐコ
ンタクト層、８はＳｌ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎ
ｇ）−ＩｎＰ電流狭窄層、９はｎｉ！極、１０はｐ電極
、ＩＬはストライプ状活性領域、１２はレーザ端面、１
３はストライプ状活性領域１１とｐ−ｎ接合平面に対し
て４０”〜５０°１頃けて設けられた斜反射鏡、１４は
高反射面、１５は注入光（制御光）、１６は出力光であ
る。
これを動作させるには、ｐ電極ＩＯとｎ電極９間に電圧
をかける。層構造はｐｎｐｎ構造であるから、電流は流
れない、そこで注入光１５を斜反射鏡１３に反射させて
、ｐ −１ｎＧａＡｓ Ｐベース層３に注入すると、ｐ
ｎｐｎ接合はターンオンし、電流が流れ、ｕ −１ｎＧ
ａＡｓ Ｐ活性層５が発光し、半導体レーザは発振する
。この状態で注入光１５を切っても、ｕ−１１ＧａＡｓ
Ｐの活性層５の光が、ｐ −１ｎＧａＡｓ Ｐベース
層３に注入され、ｐｎｐｎ接合のターンオン状態は維持
され、半導体レーザは、発振を続ける。
をかける。層構造はｐｎｐｎ構造であるから、電流は流
れない、そこで注入光１５を斜反射鏡１３に反射させて
、ｐ −１ｎＧａＡｓ Ｐベース層３に注入すると、ｐ
ｎｐｎ接合はターンオンし、電流が流れ、ｕ −１ｎＧ
ａＡｓ Ｐ活性層５が発光し、半導体レーザは発振する
。この状態で注入光１５を切っても、ｕ−１１ＧａＡｓ
Ｐの活性層５の光が、ｐ −１ｎＧａＡｓ Ｐベース
層３に注入され、ｐｎｐｎ接合のターンオン状態は維持
され、半導体レーザは、発振を続ける。
ｐとｎの電極間にマイナス極性のパルスを加えると、ｐ
ｎｐｎ接合はターンオフし、電流が流れなくなり、半導
体レーザは、発振を停止する。これが面入出力半導体レ
ーザのメモリ動作の光制御である。
ｎｐｎ接合はターンオフし、電流が流れなくなり、半導
体レーザは、発振を停止する。これが面入出力半導体レ
ーザのメモリ動作の光制御である。
第２図は本発明の第２の実施例の面入力出力半導体メモ
リアレイの斜視図である。ｌはｎ −ＩｎＰ基板、３は
ｐ −１ｎＧａＡｓ Ｐベース層、５はｕ −ＩｎＧａ
ＡｓＰ活性層、９はｎｉｌ極、１０はｐ！極、１１はス
トライプ状活性領域、１２はレーザ端面、１３は高反射
膜付き斜反射鏡、１５は注入光（制御光）、１６は出力
光、１７は分離溝、１８は遮光膜である。本発明の特徴
に直接の関係を有しない部分は図示を省略しであるが、
配線パターンは、絶縁膜を介して多層配線され、各々独
立に電流電圧設定ができるようになっている。遮光膜１
８は、隣接素子との光の相互作用を防ぐため、不可欠の
ものである。
リアレイの斜視図である。ｌはｎ −ＩｎＰ基板、３は
ｐ −１ｎＧａＡｓ Ｐベース層、５はｕ −ＩｎＧａ
ＡｓＰ活性層、９はｎｉｌ極、１０はｐ！極、１１はス
トライプ状活性領域、１２はレーザ端面、１３は高反射
膜付き斜反射鏡、１５は注入光（制御光）、１６は出力
光、１７は分離溝、１８は遮光膜である。本発明の特徴
に直接の関係を有しない部分は図示を省略しであるが、
配線パターンは、絶縁膜を介して多層配線され、各々独
立に電流電圧設定ができるようになっている。遮光膜１
８は、隣接素子との光の相互作用を防ぐため、不可欠の
ものである。
このように同一基板に、モノリシックに２次元アレイ状
に多数配置しであるので、並列光信号処理システムに不
可欠の光信号処理の同期並列化が可能となる。
に多数配置しであるので、並列光信号処理システムに不
可欠の光信号処理の同期並列化が可能となる。
なお本実施例は、ＩｎＧａＡｓ Ｐ ／ Ｉｎ Ｐ系結
晶を例にとって説明したが、他の例えばＡ ｌ ＧａＡ
ｓ ／ ＧａＡｓ系結晶を用いたデバイスにも適用でき
るのは明白である。また、ｐ型ｎ型の極性を変えた例に
も適用できるのは明白である。
晶を例にとって説明したが、他の例えばＡ ｌ ＧａＡ
ｓ ／ ＧａＡｓ系結晶を用いたデバイスにも適用でき
るのは明白である。また、ｐ型ｎ型の極性を変えた例に
も適用できるのは明白である。
（発明の効果）
以上説明したように、本発明は表面にほぼ垂直な方向か
らの光の注入およびほぼ垂直な方向への光の出力が可能
な半導体レーザメモリであるから、実装上および実用上
の困難もなく、また同一基板上へのモノリシックな２次
元アレイ構成も可能であるので、並列光信号処理システ
ムの基本デバイスとして、光信号処理の同時並列化が可
能である利点がある。
らの光の注入およびほぼ垂直な方向への光の出力が可能
な半導体レーザメモリであるから、実装上および実用上
の困難もなく、また同一基板上へのモノリシックな２次
元アレイ構成も可能であるので、並列光信号処理システ
ムの基本デバイスとして、光信号処理の同時並列化が可
能である利点がある。
第１図は本発明の第１の実施例の面入出力半導体メモリ
の斜視図、第２図は本発明の第２の実施例の面入出力半
導体メモリアレイの斜視図、第３図は従来のサイリスタ
光素子の断面図である。 ■・・・ｎ −ＩｎＰ基板、 ２・・・ｎ−ＩｎＰバッ
ファ層、３ ＝ Ｐ ＩｎＧａＡｓ Ｐベース層、
４・”ｎ−ｒｎＰクラッド層、 ５ ・−・ｕ −Ｉｎ
ＧａＡｓ Ｐ活性層、６−ｐ−ＩｎＰクラッド層、 ７
・−・ｐ −ＩｎＧａＡｓ Ｐコンタクト層、 ８・
・・３ｌ−ＩｎＰ電流狭窄層、９・・・ｎ電極、 １０
・・・ｐ電極、 １１・・・ストライプ状活性領域、
１２・・・レーザ端面、 １３・・・斜反射鏡、 １４
・・・高反射鏡、 １５・・・注入光（制御光）、１６
・・・出力光、 １７・・・分離溝、 １８・・・遮光
膜。 納 １ り １４（ＭＩｊｔＴｌ １２（レーリ゛鳩ｄ辷Ｏ
の斜視図、第２図は本発明の第２の実施例の面入出力半
導体メモリアレイの斜視図、第３図は従来のサイリスタ
光素子の断面図である。 ■・・・ｎ −ＩｎＰ基板、 ２・・・ｎ−ＩｎＰバッ
ファ層、３ ＝ Ｐ ＩｎＧａＡｓ Ｐベース層、
４・”ｎ−ｒｎＰクラッド層、 ５ ・−・ｕ −Ｉｎ
ＧａＡｓ Ｐ活性層、６−ｐ−ＩｎＰクラッド層、 ７
・−・ｐ −ＩｎＧａＡｓ Ｐコンタクト層、 ８・
・・３ｌ−ＩｎＰ電流狭窄層、９・・・ｎ電極、 １０
・・・ｐ電極、 １１・・・ストライプ状活性領域、
１２・・・レーザ端面、 １３・・・斜反射鏡、 １４
・・・高反射鏡、 １５・・・注入光（制御光）、１６
・・・出力光、 １７・・・分離溝、 １８・・・遮光
膜。 納 １ り １４（ＭＩｊｔＴｌ １２（レーリ゛鳩ｄ辷Ｏ
Claims (3)
- （１）ｎ型ＩｎＰ基板の上に、ｎ型ＩｎＰバッファ層、
エネルギーバンド幅Ｅ＿ｂのｐ型ＩｎＧａＡｓＰベース
層、バンド幅Ｅ＿ｃのｎ型ＩｎＰクラッド層、バンド幅
Ｅ＿ａのアンドープＩｎＧａＡｓＰ活性層、バンド幅Ｅ
＿ｃのｐ型ＩｎＰクラッド層、ｐ型ＩｎＧａＡｓＰコン
タクト層が積層されており、各々のエネルギーバンド幅
Ｅ＿ｂ、Ｅ＿ｃ、Ｅ＿ａの間には、Ｅ＿ｃ＞Ｅ＿ｂ≒Ｅ
＿ａなる関係を有しているｐｎｐｎサイリスタ発光素子
において、 ｐｎｐｎサイリスタ発光部がストライプ状形状を有する
とともに電流を注入できるストライプ状活性領域となっ
ており、それ以外は、高抵抗のＩｎＰ電流狭窄層あるい
はＩｎＰのｐ−ｎの接合の逆バイアスによる電流狭窄層
で埋込まれている埋込み半導体レーザ構造を有しており
、ストライプ状活性領域とｐ−ｎ接合平面に対して垂直
に形成されたレーザ端面を有していてレーザ端面の近傍
に、ｐ−ｎ接合平面に対して４０°〜６０°傾いた斜反
射鏡が形成してあり、レーザの出力光を該斜反射鏡に反
射せしめて、ｐ−ｎ接合平面にほぼ垂直に取り出し得て
、かつ、素子を制御するｐ−ｎ接合平面に対してほぼ垂
直な外部からの注入制御光を該斜反射鏡に反射せしめて
、ストライプ状の活性領域のベース層にレーザ端面から
注入することを可能としたことを特徴とする面入出力半
導体レーザメモリ。 - （２）同一基板上に、２次元アレイ状にモノリシックに
多数の面入出力半導体レーザメモリを配置し、かつ、電
流狭窄層に、ストライプに平行な方向の分離溝を設けて
、例えば絶縁膜および金属層からなる遮光膜をその分離
溝に設けて、もれ光による半導体レーザメモリ間の干渉
を防ぐことを特徴とした特許請求の範囲第１項記載の面
入出力半導体レーザメモリ。 - （３）面入出力のための斜反射鏡に高反射膜を形成した
ことを特徴とする特許請求の範囲第１項記載又は第２項
記載の面入出力半導体レーザメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145470A JP2775470B2 (ja) | 1989-06-09 | 1989-06-09 | 面入出力半導体レーザメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145470A JP2775470B2 (ja) | 1989-06-09 | 1989-06-09 | 面入出力半導体レーザメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311325A true JPH0311325A (ja) | 1991-01-18 |
| JP2775470B2 JP2775470B2 (ja) | 1998-07-16 |
Family
ID=15385989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145470A Expired - Lifetime JP2775470B2 (ja) | 1989-06-09 | 1989-06-09 | 面入出力半導体レーザメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775470B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356586A (ja) * | 2003-05-30 | 2004-12-16 | Sony Corp | 半導体レーザ装置 |
| JP2008004729A (ja) * | 2006-06-22 | 2008-01-10 | Nichia Chem Ind Ltd | 半導体発光素子 |
| US10316530B2 (en) | 2012-06-07 | 2019-06-11 | Caterpillar Work Tools B.V. | Jaw assembly for a demolition tool |
-
1989
- 1989-06-09 JP JP1145470A patent/JP2775470B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356586A (ja) * | 2003-05-30 | 2004-12-16 | Sony Corp | 半導体レーザ装置 |
| JP4501359B2 (ja) * | 2003-05-30 | 2010-07-14 | ソニー株式会社 | 半導体レーザ装置 |
| JP2008004729A (ja) * | 2006-06-22 | 2008-01-10 | Nichia Chem Ind Ltd | 半導体発光素子 |
| US10316530B2 (en) | 2012-06-07 | 2019-06-11 | Caterpillar Work Tools B.V. | Jaw assembly for a demolition tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2775470B2 (ja) | 1998-07-16 |
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