JPH0311136B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速データ伝送に適するAGC回路
に関し、特に時定数が自動的に変更されるAGC
回路に関する。

従来の技術 高速データ伝送では、データ受信の前に受信器
が送信器から所定のトレーニング信号を受信し受
信器内で回線等化等の初期設定を行なう。受信器
入力点の信号レベルは、伝送回線の経路・品質・
状態等により大幅に異なり且つ変動するので、確
実な初期設定及び良好な受信のためにはAGC回
路を設けて信号レベルを一定にする必要がある。

しかし、トレーニング信号の長さは一定である
からAGC回路はできるだけ速く安定状態にはい
り初期設定を終えなければならない。第１図を参
照するに、AGC回路は一般に信号増幅器２の出
力絶対値を主積分器５により積分し、積分器出力
と基準値Vsとの差Ｖにより信号増幅器２を制御
する。このため、AGC回路の高速安定には、積
分器５の速い応答が必要とされる。積分器の応答
は、第２図のステツプ応答に示される様に、時定
数が短い程速いことが知られている。従つて、
AGC回路の早期安定化の面からは積分器の時定
数の短いことが要求される。

他方、一旦安定状態に入つた後は入力信号に対
して無用な波形歪を発生させないため、入力信号
の変調波によるレベル変動に対しAGC回路の増
幅率を変化させないことが望ましい。定常時のレ
ベル変動に対するAGC回路の増幅率の変化を抑
制するには、AGC回路積分器の時定数の長いこ
とが望ましいことは、第２図のステツプ応答から
も予想される。また、受信開始時の速い応答から
定常受信時の遅い応答への切換えも段階的に順次
行うことが望ましく、急速に切換えたのでは不安
定となる恐れがある。

要するに、AGC回路積分器の時定数には二律
背反的な要求がある。即ち、迅速な初期設定のた
めに短くあるべしとする要求と定常時安定のため
に長くあるべしとする要求である。

更に、信号伝送中に回線で不可避的に偶発する
信号レベルの瞬断に対しては、その影響を抑える
ため速い応答が要求され、この面からはAGC回
路積分器の時定数の短いことが望ましい。

上記の二律背反的要求を解決するため、特公昭
54−29858号公報は、AGC回路に積分器の時定数
を変化させる手段を設け、別途設ける搬送波信号
の断を検出する手段により、搬送波の断の時にの
み積分器の時定数を短くする技術を開示した。し
かしこの公報の技術には、断を検出する手段が別
途必要となり装置が複雑となること、短い時定数
から長い時定数への安定的遷移方法が示されてい
ないので実用に適しないこと等の問題がある。

発明が解決しようとする問題点 従つて、本発明が解決しようとする問題点は、
受信開始時の応答が速く、定常受信時の応答が安
定であり、瞬断時の応答が速く、しかも速い応答
から遅い応答へ安定的に遷移するAGC回路を提
供するにある。

問題点を解決するための手段 第１図を参照するに、本発明に使われるAGC
回路においては、信号増幅器２の出力を絶対値回
路４に加えたのち時定数可変の主積分器５に印加
し、比較器１８により抽出された主積分器５の出
力と基準電圧Vsとの差Ｖを前記信号増幅器２に
印加することによりその利得を制御する。本発明
によれば、前記絶対値回路４の出力を副積分器１
１に接続し、前記主積分器５及び前記副積分器１
１の出力を制御器１７に接続する。好ましくは、
絶対値回路４と副積分器１１との間に常時開路の
開閉スイツチ１０を挿入する。前記制御器１７が
発生する一定値の初期出力v₀と前記主積分器４の
出力を切換スイツチ１６により選択的に前記比較
器１８へ印加する。

AGC回路入力がないときは前記切換スイツチ
１６を介して前記制御器１７の初期出力v₀を前記
比較器１８へ印加する。前記主積分器５の出力ｍ
が前記制御器初期出力v₀以上に増大したことを前
記制御器１７が検出したときに、前記スイツチ１
６を切換えて主積分器４の出力ｍを前記比較器１
８へ印加した後前記主積分器５の時定数を順次増
大させる。また、前記副積分器１１の出力ｎと前
記主積分器５の出力ｍとの差が一定値Ｘ以上に増
大したことを前記制御器１７が検出したときに、
前記差をＸだけ補正する様に前記主積分器５内に
レジスタ８の内容を変化させる。

作 用 まず一定時間無信号の後、入力端子にAGC制
御範囲内のレベルの信号が入力した場合の動作を
説明する。

第１図及び第３図を参照するに、主積分器５は
異なる時定数Ｔ１，Ｔ２，Ｔ３，Ｔ４をとり得る
ものとしその値は前記順序で長くなりＴ１が最も
短いものとする。信号増幅器２の入力端子１にお
いて一定時間無信号状態があると、主積分器５の
時定数は以下に説明する様に最短の値Ｔ１をと
る。入力端子１が無信号であるとき、即ち入力信
号１Ｎが有意レベル以下であるときは、切換スイ
ツチ１６が制御器１７側にあつて制御器端子ｃ１
からの初期出力v₀を比較器１８に印加し、開閉ス
イツチ１０がOFF位置にあり副積分器１１は絶
対値回路４から切離されている。

上記初期出力v₀は、入力端子１における入力信
号１Ｎが有意レベルに達したときに、制御器１７
の端子ｃ２に加えられる主積分器５の出力ｍがv₀
より大きくなる様に選ばれる。時刻ｔ１に有意信
号が入力すると、主積分器５はその時定数が最も
短いＴ１であるから素速く応答し、その出力ｍが
制御器初期出力v₀以上に達する。このとき制御器
１７は、主積分器５内レジスタ８の内容を副積分
器１１内レジスタ１４へ転送し且つ主積分器の時
定数をＴ２に切換えると共に切換スイツチ１６を
主積分器５側に切換えさらに開閉スイツチ１０を
閉成する。

図示例においては、主積分器５と副積分器１１
との積分開始時点の同期を確保し、上記主積分器
５の出力ｍと副積分器１１の出力ｎとが同一時間
内の入力に対する積分値となる様にするため、開
閉スイツチ１０を用いているが、回路を簡単にす
るためにはこの開閉スイツチ１０を省略してもよ
い。

制御器１７は、主積分器出力ｍがほぼ安定する
に要する一定時間後に主積分器５の時定数をＴ３
に切換え、その後さらに上記出力ｍの安定に要す
る一定時間後にその時定数をＴ４に切換える。第
３図の例では、主積分器５の時定数がＴ４となつ
た時点でAGC回路は定常動作に入り、自動利得
制御の増幅を受けた出力信号OUTが出力端子３
に加えられる。同図の比較器出力カーブＶに示さ
れる様に、主積分器５の時定数をＴ１からＴ４へ
順次長いものに切換えることにより、同図の破線
で示される積分器時定数一定で切換なしの場合に
比し、AGCの出力レベルは著しく速やかに安定
する。

なお制御器１７は、上記切換スイツチ１６の切
換えと同時に着信検出の信号を情報として出力す
ることもできる。

次に急激なAGC回路入力信号の上昇、下降、
又はレベル断の場合の動作を説明する。

定常状態ではAGC出力信号に無用な波形歪を
生じさせないため、主積分器５に長い時定数Ｔ４
を割当て、変調波によるレベル変動に対しては信
号増幅器２の制御信号Ｖが動くことのない様にし
ている。しかし、このままでは上記の信号レベル
急変に対する応答が遅くなる。

信号レベル急変にも迅速に対応するため、本発
明によれば、短い時定数例えばＴ２が割当てられ
た上記副積分器１１を主積分器５と並列に絶対値
回路４に接続し、副積分器１１の出力ｎを制御器
１７の端子ｃ３に印加する。第４図を参照する
に、レベル断等により端子ｃ３における副積分器
１１の出力ｎが端子ｃ２における主積分器出力ｍ
に比し一定値、例えばXdB以上相違した時には、
制御器１７が信号増幅器２の出力をしてXdBだ
け変化させる様に主積分器５の遅延素子、即ち図
示例のレジスタ８の内容に変更を加える。

第５図に示される様に、信号増幅器２が増幅特
性の直線部分で動作している場合には、その利得
の変化分ΔMに対応する制御信号Ｖの変化分ΔV
は信号レベルとは無関係に一定であるから、上記
XdBの変化を信号レベルとは無関係に主積分器
５の遅延素子の操作により実現できる。

以上の動作により、本発明のAGC回路は、信
号レベルの急変に当つても迅速に対応することが
できる。

制御器１７は、端子ｃ２における主積分器出力
ｍがレベル断相当値として予め設定した値例えば
上記初期出力v₀以下になつたときに、主積分回路
５の時定数をＴ１とすると共に開閉スイツチ１０
及び切換スイツチ１６を無信号時の状態に切換え
る。

こうして、本発明によるAGC回路は、信号レ
ベル急変時にも第４図に点線で示される時定数切
換えのない場合に比し、信号レベル回復時に迅速
に応答することができる。

なお制御器１７は、上記切換スイツチ１６及び
開閉スイツチ１０の無信号時への切換えと同時に
レベル断検出の信号を情報として出力することも
できる。

実施例 第１図に示される本発明の実施例は、主積分器
５として増幅器６，７、レジスタ８、及び加算器
９からなる構成を用い、副積分器１１として増幅
器１２，１３、レジスタ１４、及び加算器１５か
らなる構成を用いるが、これらの積分器回路の構
成は公知技術に属する。

図示実施例では開閉スイツチ１０を使用してい
るが、このスイツチがなくとも主積分器５の出力
ｍと副積分器１１の出力ｎとが同一時間内の入力
に対する積分値を与えることを確保できる場合に
は、上記の様に開閉スイツチ１０を省略して回路
構成を簡単にしてもよい。

さらに、以上の説明ではデイジタル信号を受信
するものとしたが、アナログ増幅回路においても
適当なアナログ−デイジタル変換器を組込むこと
により、本発明のAGC回路を使用することがで
きる。

発明の効果 以上詳細に説明した如く、本発明によるAGC
回路は、時定数を自動的に切換えるので、次の効
果を奏する。

(イ) 受信開始時の高速応答、定常受信時の安定し
た応答、瞬断時の迅速な応答、及び速い応答から
遅い応答へ安定的な遷移が同時に達成される。

(ロ) AGC回路において着信検出をすることがで
きる。

(ハ) AGC回路において信号レベル断の検出をす
ることができる。

【図面の簡単な説明】

第１図は本発明によるAGC回路の説明図、第
２図はステツプ応答の説明図、第３図及び第４図
は動作説明図、第５図は増幅器動作特性の説明図
である。 １……入力端子、２……信号増幅器、３……出
力端子、４……絶対値回路、５……主積分器、
６，７，１２，１３……増幅器、８，１４……レ
ジスタ、９，１５……加算器、１０……開閉スイ
ツチ、１１……副積分器、１８……切換スイツ
チ、１７……制御器、１８……比較器。

Claims (1)

1. 【特許請求の範囲】 １ 信号増幅器出力に接続された絶対値回路の出
   力を時定数可変の主積分器に加え、比較器により
   抽出された該主積分器出力と基準電圧との差を前
   記信号増幅器に印加して該増幅器の利得を制御す
   るAGC回路において、前記絶対値回路出力に接
   続された短時定数の副積分器、前記主積分器及び
   前記副積分器の出力に接続された制御器、並びに
   前記制御器が発生する一定値の初期出力と前記主
   積分器出力を選択的に前記比較器へ印加する切換
   スイツチを備え、AGC回路入力がないときは前
   記切換スイツチを介して前記制御器の初期出力を
   前記比較器へ印加し、前記制御器が前記主積分器
   出力の前記制御器初期出力以上への増大を検出し
   たときに前記副積分器レジスタの内容を前記主積
   分器レジスタの内容と置換し且つ前記スイツチを
   切換えて主積分器出力を前記比較器へ印加した後
   前記主積分器の時定数を順次増大させ、前記副積
   分器出力と前記主積分器出力との差の一定値以上
   への増大を検出したときに当該差に相当する分だ
   け前記主積分器内レジスタの内容を変化させてな
   るAGC回路。 ２ 特許請求の範囲第１項記載のAGC回路にお
   いて、前記副積分器と前記絶対値回路との接続に
   常時開路の開閉スイツチを挿入し、前記副積分器
   レジスタの内容を前記主積分器レジスタの内容と
   置換するときに前記開閉スイツチを閉成してなる
   AGC回路。 ３ 特許請求の範囲第１項記載のAGC回路にお
   いて、前記主積分器出力の前記比較器への印加時
   に前記制御器が着信検出信号を出力してなる
   AGC回路。 ４ 特許請求の範囲第１項記載のAGC回路にお
   いて、前記主積分器の出力が一定値以下に低下し
   た時に前記制御器がレベル断信号を出力してなる
   AGC回路。