JPH0310364A - マルチｃｐｕ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理回路に関し、特にマルチＣＰＵ回路
に関する。

〔従来の技術〕

従来、この種の情報処理回路においては、プロセッサの
様な専用処理回路を用いていた。

〔発明が解決しようとする課題〕

上述した従来の専用処理回路は、一般的に良く使用され
る処理として、関数計算・グラフィック処理・各種コン
トローラ等があるが、あくまても専用処理の回路である
がために、少しでも変った処理か必要になった場合には
、新たにその専用処理回路を開発するか、メインプロセ
ッサを用いて時分割処理をぜざるをえなかった。

又、入出力のテークを蓄えるレジスタ又は、メモリは、
メインプロセッサが直接アクセスできないため、専用の
テーク転送処理を必要としていた。

上述した従来の情報処理回路の欠点である、専用処理回
路のハードウェアの開発についやされる労力、又は時分
割処理により時間の浪費を少しでも解消しようとしたも
のが本発明てあり、上記欠点を除去するために、本発明
の回路ては、専用処理回路を汎用のハードウェアにて実
現し、時分割処理を極力少なくし、並列処理を可能にし
ている。

〔課題を解決するための手段〕

本発明のマルチＣＰＵ回路の構成は、情報処理回路にお
いて、Ｎ個のＣＰＵ回路と、Ｎ個のＲ，ＡＭ回路と、各
々の接続を変更するためのＮ−１個の切替え回路より構
成され、ＣＰＵ（］）はＲＡＭ（１）からＲＡ　Ｍ　（
Ｎ）迄を管理でき、ＣＰＵ（］、）を除（ＣＰ　Ｕ　（
２＞からＣＰ　Ｕ　（Ｎ）は、ＲＡ　Ｍ　（２）からＲ
Ａ　Ｍ　（Ｎ）の各々に一対一に対応して管理できるよ
うにしたことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のフロック図で、ＣＰ　Ｕ　
（ｉ　）はマスタＣＰＵて、ランタムアクセスメモリＲ
ＡＭ（１）からＲＡ　Ｍ　（Ｎ）まてを直接管理し、ｃ
　ｐ　Ｕ　（１）を除（ＣＰ　Ｕ　（ｎ）はＲＡ　Ｍ　
（ｎ）だ（つを管理できる様にしである。ＲＡＭ（ｎ）
は、通常ＣＰ　Ｕ　（１）にハス切替回路５Ｗ（ｎ）を
経由して接続されている。

ここで、ｎ＝２〜Ｎを示す。

以下に、その動作を説明する。

ｃｐｓ（］）は、予めＣＰ　Ｕ　（ｎ）におこなわせよ
うとする処理プロクラムをＲＡ　Ｍ　（ｎ）に用意する
。次に、その処理が必要になった時点でＲＡＭ（ｎ）を
ＣＰ　Ｕ　（ｎ）に開放し、処理をおこなわせる。ｃＰ
Ｕ（］）はＲＡＭ（ｎ）を開放した後、次の処理をおこ
なう。この場合、最大ＣＰＵ（１〜Ｎ）の数だけの並列
処理がおこなえることになる。即ち、Ｎ倍の処理速度か
実現でき、その処理内容はプログラムにより自由に変更
できる。又、ＣＰ　Ｕ　（ｎ）は命令された処理をおこ
なった後に、ＲＡ　Ｍ　（ｎ）の中に結果を残し、ＲＡ
　Ｍ　（ｎ）をＣＰ　Ｕ　（１）に戻す事は言うまでも
無い。

〔発明の効果〕

以上説明したように本発明では、ＣＰ　Ｕ　（ｎ）とＲ
Ａ　Ｍ　（ｎ）と５Ｗ（ｎ）を複数個持つ事に依り、汎
用処理回路（ハードウェア）を用い、簡単な構成で、或
意味での専用処理を可能にし、汎用的な並列処理を可能
にする効果がある。

【図面の簡単な説明】

第１図は本発明のマルチＣＰ　０回路の一実施例のブロ
ック図である。 ＣＰ　Ｕ　（１）・・・マスタＣＰＵ、ＣＩ”ｔＪ（２
）〜ＣＰＵ　（Ｎ）・・・スレーブＣＰＵ、ＲＡＭ（１
）〜ＲＡ　Ｍ　（Ｎ）・・・ランダムアクセスメモリ、
５Ｗ（２）〜５Ｗ（Ｎ）・・・バス切替回路。

Claims (1)

【特許請求の範囲】
1. 情報処理回路において、Ｎ個のＣＰＵ回路と、Ｎ個のＲ
   ＡＭ回路と、各々の接続を変更するためのＮ−１個の切
   替え回路より構成され、ＣＰＵ（１）はＲＡＭ（１）か
   らＲＡＭ（Ｎ）迄を管理でき、ＣＰＵ（１）を除くＣＰ
   Ｕ（２）からＣＰＵ（Ｎ）は、ＲＡＭ（２）からＲＡＭ
   （Ｎ）の各々に一対一に対応して管理できるようにした
   ことを特徴とするマルチＣＰＵ回路。