JPH0265411A - Pll回路及びコードレス電話装置 - Google Patents
Pll回路及びコードレス電話装置Info
- Publication number
- JPH0265411A JPH0265411A JP63216589A JP21658988A JPH0265411A JP H0265411 A JPH0265411 A JP H0265411A JP 63216589 A JP63216589 A JP 63216589A JP 21658988 A JP21658988 A JP 21658988A JP H0265411 A JPH0265411 A JP H0265411A
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- JP
- Japan
- Prior art keywords
- frequency
- circuit
- filter
- outputs
- lag
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コードレス電話装置等に利用するPLL (
Phase Locked Loop)回路に関す
る。
Phase Locked Loop)回路に関す
る。
従来の技術
従来、この種のPLLは、第3図に示すように、周波数
切換回路1により、可変分周器7の分周比1/Nが設定
されると、可変分周器7は、電圧制御発振回路(以下V
COという)6からの発振周波数を17Nに分周して位
相比較器3へ出力する。
切換回路1により、可変分周器7の分周比1/Nが設定
されると、可変分周器7は、電圧制御発振回路(以下V
COという)6からの発振周波数を17Nに分周して位
相比較器3へ出力する。
位相比較器3は、この分周された発振周波数と、基準周
波数発振回路2からの基準周波数の位相を比較し、位相
誤差信号をラグリードフィルタ4に出力する。ラグリー
ドフィルタ4は、この位相誤差信号を直流電圧に変換し
てラグフィルタ5へ出力し、ラグフィルタ5は、この直
流電圧の基準周波数成分の漏れを更に取り除いた後、V
CO6とラグフィルタ5を高周波的に分離するための抵
抗R4を介して、VCO6へ直流電圧を出力する。
波数発振回路2からの基準周波数の位相を比較し、位相
誤差信号をラグリードフィルタ4に出力する。ラグリー
ドフィルタ4は、この位相誤差信号を直流電圧に変換し
てラグフィルタ5へ出力し、ラグフィルタ5は、この直
流電圧の基準周波数成分の漏れを更に取り除いた後、V
CO6とラグフィルタ5を高周波的に分離するための抵
抗R4を介して、VCO6へ直流電圧を出力する。
VCO6は、この直流電圧を基に前記基準周波に近づけ
るような発振周波数を、可変分周器7に出力する。した
がって、この動作を繰り返すことにより、位相をロック
するこ七−;/、ニー(:きる。
るような発振周波数を、可変分周器7に出力する。した
がって、この動作を繰り返すことにより、位相をロック
するこ七−;/、ニー(:きる。
発明が解決しようとする課題
しかしながら、上記従来のPLL回路では、第2図に示
すように、減衰量ζが一定の場合、ループの自然角周波
数ωn(rad)が大きくなるにつれて安定時間tを小
さくすることができるが、自然角周波数ωnが大きくな
るとループの帯域幅が広くなるので、雑音の影響を受け
やすいという問題点がある。
すように、減衰量ζが一定の場合、ループの自然角周波
数ωn(rad)が大きくなるにつれて安定時間tを小
さくすることができるが、自然角周波数ωnが大きくな
るとループの帯域幅が広くなるので、雑音の影響を受け
やすいという問題点がある。
本発明は上記問題点に鑑み、周波数が切り換えられたと
きに、安定するまでの時間を短くすることができるとと
もに雑音の影響を少なくするとと本発明は上記目的を達
成するだめK、周波数の切り換え時に第1、第2の抵抗
を並列に接続してループフィルタを構成し、所定の時間
経過後に一方の抵抗によりループフィルタを構成するよ
うにしたものである。
きに、安定するまでの時間を短くすることができるとと
もに雑音の影響を少なくするとと本発明は上記目的を達
成するだめK、周波数の切り換え時に第1、第2の抵抗
を並列に接続してループフィルタを構成し、所定の時間
経過後に一方の抵抗によりループフィルタを構成するよ
うにしたものである。
作用
本発明は上記構成により、周波数の切り換え後の所定の
時間はループフィルタの抵抗値が小さいので、安定する
までの時間を短くすることができ、所定の時間経過後は
ループフィルタの抵抗値が大きいので雑音の影響を少な
くすることができる。
時間はループフィルタの抵抗値が小さいので、安定する
までの時間を短くすることができ、所定の時間経過後は
ループフィルタの抵抗値が大きいので雑音の影響を少な
くすることができる。
実施例
第1図は、本発明に係るPLL回路の一実施例を示すブ
ロック図である。
ロック図である。
第1図において、1aは、周波数切換回路であり、使わ
れていない周波数や混線していない周波数に切り換えら
れたとき、その周波数に基づいた分周比]/Nを可変分
周器7に出力するとともに、切り換えた旨を示す信号と
トリガ回路8に出力する。
れていない周波数や混線していない周波数に切り換えら
れたとき、その周波数に基づいた分周比]/Nを可変分
周器7に出力するとともに、切り換えた旨を示す信号と
トリガ回路8に出力する。
2は、位相比較器3に基準周波数を与える基準周波数発
振回路であり、位相比較器3は、この基準周波数と、可
変分周器7により分周された発振周波数の位相を比較し
、位相誤差信号をループフィルタ10へ出力する。
振回路であり、位相比較器3は、この基準周波数と、可
変分周器7により分周された発振周波数の位相を比較し
、位相誤差信号をループフィルタ10へ出力する。
lOは、この誤差信号に比例した直流電圧を電圧制御発
振器(VCO)6へ出力するだめのループフィルタであ
り、ラグリードフィルタ11と、ラグフィルタ5と、ラ
グフィルタ5とVCO6を高周波的に分離するだめの抵
抗R4を有する。
振器(VCO)6へ出力するだめのループフィルタであ
り、ラグリードフィルタ11と、ラグフィルタ5と、ラ
グフィルタ5とVCO6を高周波的に分離するだめの抵
抗R4を有する。
ラグリードフィルタ11は、一端が位相比較器3の出力
端子に接続され、他端がラグフィルタ5に接続された抵
抗R1と、この抵抗R】と並列接続されタイマ回路9に
制御されてオン/オフするスイッチS1及び抵抗R5と
、一端が抵抗R1の他端に接続され、他端がコンデンサ
CIの一端に接続された抵抗R2と、一端が抵抗R2の
他端に接続され、他端が接地されたコンデンサC1によ
り構成されている。
端子に接続され、他端がラグフィルタ5に接続された抵
抗R1と、この抵抗R】と並列接続されタイマ回路9に
制御されてオン/オフするスイッチS1及び抵抗R5と
、一端が抵抗R1の他端に接続され、他端がコンデンサ
CIの一端に接続された抵抗R2と、一端が抵抗R2の
他端に接続され、他端が接地されたコンデンサC1によ
り構成されている。
ラグフィルタ5は、一端がラグリードフィルタ11の抵
抗R1の他端に接続され、他端が抵抗R4の一端に接続
された抵抗R3と、一端が抵抗R3の他端に接続され、
他端が接地されたコンデンサC2により構成されている
。
抗R1の他端に接続され、他端が抵抗R4の一端に接続
された抵抗R3と、一端が抵抗R3の他端に接続され、
他端が接地されたコンデンサC2により構成されている
。
VCO6は、ループフィルタlOより入力される直流電
圧を基に前記基準周波数に近づけるような発振周波数を
可変分局器7に出力し、可変分周器7は、この発振周波
数を周波数切換回路lにより設定される分周比1/Nに
より分周し、位相比較回路3へ出力する。8は、周波数
切換回路1からの信号を基にトリガ信号を出力するトリ
ガ回路、9Fi、このトリガ信号を基に、位相がロック
されるまでの一定時間、時間をカウントし、スイッチS
1をオン/オフさせることにより、ループフィルタ10
0合成抵抗を制御するタイマ回路である。
圧を基に前記基準周波数に近づけるような発振周波数を
可変分局器7に出力し、可変分周器7は、この発振周波
数を周波数切換回路lにより設定される分周比1/Nに
より分周し、位相比較回路3へ出力する。8は、周波数
切換回路1からの信号を基にトリガ信号を出力するトリ
ガ回路、9Fi、このトリガ信号を基に、位相がロック
されるまでの一定時間、時間をカウントし、スイッチS
1をオン/オフさせることにより、ループフィルタ10
0合成抵抗を制御するタイマ回路である。
次に、上記実施例の動作について説明する。
第1図において、上記ラグリードフィルタ11の自然角
周波数ωn1減衰量ζは、次式(1)、(2)で示すこ
とができ、 但し、Kv・・・電圧制御発振回路6の利得、Kφ・・
・位相比較器3の利得、 N ・・・可変分周器7の分周比、 R1・・・抵抗R1の抵抗値、 R2・・・抵抗R2の抵抗値、 C1・・・コンデンサC1の静電容量。
周波数ωn1減衰量ζは、次式(1)、(2)で示すこ
とができ、 但し、Kv・・・電圧制御発振回路6の利得、Kφ・・
・位相比較器3の利得、 N ・・・可変分周器7の分周比、 R1・・・抵抗R1の抵抗値、 R2・・・抵抗R2の抵抗値、 C1・・・コンデンサC1の静電容量。
周波数切換回路1aは、可変分周器7の分周比を切り換
えたときにその旨を示す信号をトリガ回路8へ出力し、
トリガ回路8は、この信号により、タイマ回路9ヘトリ
ガ信号を出力する。
えたときにその旨を示す信号をトリガ回路8へ出力し、
トリガ回路8は、この信号により、タイマ回路9ヘトリ
ガ信号を出力する。
タイマ回路9は、このトリガ信号によりカウントを開始
するとともにスイッチS1をオン状態にする。これによ
りラグリードフィルタ11の抵抗R1と抵抗R5が並列
接続され、ラグリードフィルタ1.0の合成抵抗が小さ
くなる。
するとともにスイッチS1をオン状態にする。これによ
りラグリードフィルタ11の抵抗R1と抵抗R5が並列
接続され、ラグリードフィルタ1.0の合成抵抗が小さ
くなる。
一方、可変分周器7は、周波数切換回路1aにより設定
された分周比1/Hにより、VCO6の発振周波数を1
/Nに分周し、位相比較器3は、基準周波数発振回路2
から出力される基準周波数と、この分周された発振周波
数の位相を比較し、位相誤差信号をラグリードフィルタ
11に出力する、タイマ回路9により合成抵抗が小さい
ラグリードフィルタ11は、この位相誤差信号を直流電
圧に変換し、ラグフィルタ5は、この直流電圧の基準周
波数の変換漏れを更に除去し、抵抗R4を介して、直流
電圧をVCO6へ出力する。
された分周比1/Hにより、VCO6の発振周波数を1
/Nに分周し、位相比較器3は、基準周波数発振回路2
から出力される基準周波数と、この分周された発振周波
数の位相を比較し、位相誤差信号をラグリードフィルタ
11に出力する、タイマ回路9により合成抵抗が小さい
ラグリードフィルタ11は、この位相誤差信号を直流電
圧に変換し、ラグフィルタ5は、この直流電圧の基準周
波数の変換漏れを更に除去し、抵抗R4を介して、直流
電圧をVCO6へ出力する。
VCO6は、この直流電圧を基に、基準周波数へ近づけ
るような発振周波数を可変分周器7に出力する。
るような発振周波数を可変分周器7に出力する。
したがって、ラグリードフィルタ11の合成抵抗が小さ
いので前記式(1)、(2)よりラグリードフィルタ1
1の自然角周波数ω。と減衰量この値が大きくなり、第
2図のPLLのインディシャル応答特性図により位相が
ロックされるまでの時間が速くなる。
いので前記式(1)、(2)よりラグリードフィルタ1
1の自然角周波数ω。と減衰量この値が大きくなり、第
2図のPLLのインディシャル応答特性図により位相が
ロックされるまでの時間が速くなる。
そして、タイマ回路9は、一定時間をカウントした後、
スイッチS1をオフ状態にすることより、ラグリードフ
ィルタ11の合成抵抗を大きくする。
スイッチS1をオフ状態にすることより、ラグリードフ
ィルタ11の合成抵抗を大きくする。
したがって、前記式(1)、(2)よりループフィルタ
の自然角周波数ωn、減衰量ζが小さくなり、雑音によ
る影響を少なくすることができる。
の自然角周波数ωn、減衰量ζが小さくなり、雑音によ
る影響を少なくすることができる。
このように、周波数切り換え後の所定の時間、ラグリー
ドフィルタ11の合成抵抗を小さくシ、所定の時間経過
後に合成抵抗を大きくするので、インデシャル応答速度
を速め、雑音による影響を少なくできるという効果を有
する。
ドフィルタ11の合成抵抗を小さくシ、所定の時間経過
後に合成抵抗を大きくするので、インデシャル応答速度
を速め、雑音による影響を少なくできるという効果を有
する。
発明の詳細
な説明したように、本発明は、周波数の切り換え時にル
ープフィルタの抵抗値を太きくし、所定の時間経過後に
ループフィルタの抵抗値を小さくするようにしたので、
安定するまでの時間を小さくすることができ、また雑音
の影響を少なくすることができる。
ープフィルタの抵抗値を太きくし、所定の時間経過後に
ループフィルタの抵抗値を小さくするようにしたので、
安定するまでの時間を小さくすることができ、また雑音
の影響を少なくすることができる。
第1図は、本発明に係るPLL回路の一実施例を示すブ
ロック図、第2図は、PLL回路のインデイ/ヤル応答
特性図、第3図は、従来のPLL回路を示すブロック図
である。 1a・・・周波数切換回路、2・・・基準周波数発振回
路、3・・・位相比較器、5・・・ラグフィルタ、6・
・・電圧制御発振回路(VCO)、7・・・可変分周器
、8・・・トリガ回路、9・・・タイマ回路、10・・
・ループフィルタ、11・・・ラグリードフィルタ、R
1,R2,R3、R4,R5・・・抵抗、CI、C2・
・・コンデンサ。
ロック図、第2図は、PLL回路のインデイ/ヤル応答
特性図、第3図は、従来のPLL回路を示すブロック図
である。 1a・・・周波数切換回路、2・・・基準周波数発振回
路、3・・・位相比較器、5・・・ラグフィルタ、6・
・・電圧制御発振回路(VCO)、7・・・可変分周器
、8・・・トリガ回路、9・・・タイマ回路、10・・
・ループフィルタ、11・・・ラグリードフィルタ、R
1,R2,R3、R4,R5・・・抵抗、CI、C2・
・・コンデンサ。
Claims (2)
- (1)ループフィルタを構成する第1、第2の抵抗と、
周波数が切り換えられたときに前記第1、第2の抵抗を
並列に接続し、切り換え後所定の時間経過後に前記第1
、第2の抵抗の切り離し、一方の抵抗によりループフィ
ルタを構成するように制御する手段とを有するPLL回
路。 - (2)請求項(1)に記載のPLL回路を有するコード
レス電話装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63216589A JPH0265411A (ja) | 1988-08-31 | 1988-08-31 | Pll回路及びコードレス電話装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63216589A JPH0265411A (ja) | 1988-08-31 | 1988-08-31 | Pll回路及びコードレス電話装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0265411A true JPH0265411A (ja) | 1990-03-06 |
Family
ID=16690789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63216589A Pending JPH0265411A (ja) | 1988-08-31 | 1988-08-31 | Pll回路及びコードレス電話装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0265411A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995010031A1 (en) * | 1993-10-06 | 1995-04-13 | Alliedsignal Inc. | Closed loop pressure transducer with improved start-up settling |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466758A (en) * | 1977-11-08 | 1979-05-29 | Gen Corp | Pll circuit |
JPS5668004A (en) * | 1979-11-08 | 1981-06-08 | Sony Corp | Fm modulating circuit |
JPS62286319A (ja) * | 1986-06-05 | 1987-12-12 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
-
1988
- 1988-08-31 JP JP63216589A patent/JPH0265411A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466758A (en) * | 1977-11-08 | 1979-05-29 | Gen Corp | Pll circuit |
JPS5668004A (en) * | 1979-11-08 | 1981-06-08 | Sony Corp | Fm modulating circuit |
JPS62286319A (ja) * | 1986-06-05 | 1987-12-12 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995010031A1 (en) * | 1993-10-06 | 1995-04-13 | Alliedsignal Inc. | Closed loop pressure transducer with improved start-up settling |
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