JPH0590993A - Ｐｌｌ方式周波数シンセサイザ回路 - Google Patents
Ｐｌｌ方式周波数シンセサイザ回路Info
- Publication number
- JPH0590993A JPH0590993A JP3234856A JP23485691A JPH0590993A JP H0590993 A JPH0590993 A JP H0590993A JP 3234856 A JP3234856 A JP 3234856A JP 23485691 A JP23485691 A JP 23485691A JP H0590993 A JPH0590993 A JP H0590993A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- pll
- loop
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【構成】 コードレス電話機などで複数の送受信周波数
を高速で切換える場合などに、通過帯域の異なる複数個
のループフィルタを共通の位相ロックループ回路に切換
え接続することにより、 【効果】 高速で切換えた周波数シンセサイザの周波数
を即時に安定させる。
を高速で切換える場合などに、通過帯域の異なる複数個
のループフィルタを共通の位相ロックループ回路に切換
え接続することにより、 【効果】 高速で切換えた周波数シンセサイザの周波数
を即時に安定させる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル・コードレ
ス電話などの無線通信における送受信高周波信号の周波
数を選択的に頻繁に切換える場合や間欠的に送受信を繰
返す場合などに、切換えあるいは再発させた周波数を位
相ロックループ（ＰＬＬ）回路によって急速に安定化す
るようにしたＰＬＬ方式周波数シンセサイザ回路に関
し、特に、切換えあるいは再発させた周波数を即時乃至
極めて急速に安定させるようにしたものである。
ス電話などの無線通信における送受信高周波信号の周波
数を選択的に頻繁に切換える場合や間欠的に送受信を繰
返す場合などに、切換えあるいは再発させた周波数を位
相ロックループ（ＰＬＬ）回路によって急速に安定化す
るようにしたＰＬＬ方式周波数シンセサイザ回路に関
し、特に、切換えあるいは再発させた周波数を即時乃至
極めて急速に安定させるようにしたものである。
【０００２】
【従来の技術】従来のこの種のＰＬＬ方式周波数シンセ
サイザ回路としては、専ら、図１に示す構成のループフ
ィルタ時定数変更型もしくは図２に示す構成のディジタ
ルループプリセット型が用いられていた。図示のループ
フィルタ時定数変更型においては、基準発振器１の発振
出力を位相比較器２に導いて後述する分周器５の分周出
力との位相比較を間欠的に反復して行ない、その比較結
果の脈流電圧をＣＲ時定数回路からなるループフィルタ
３に導いて平滑化した直流電圧を電圧制御発振器（ＶＣ
Ｏ）４に印加し、印加直流電圧に対応した周波数の発振
出力高周波信号を取出すとともに、その高周波信号を分
周器５に導き、出力高周波信号の周波数を選択的に決定
するために外部より印加する周波数データに応じた分周
比の分周出力を位相比較器２に帰還して、前述したよう
に基準発振出力との位相比較を行なうが、出力高周波信
号の周波数を切換えるには、その新たな出力周波数に対
応した周波数データにより分周器５における分周比を切
換るとともに、外部から印加する制御信号によりループ
フィルタ３内のスイッチＳをオンオフして例えば抵抗
R1, R2および容量ＣよりなるＣＲ回路の時定数を切換え
る。
サイザ回路としては、専ら、図１に示す構成のループフ
ィルタ時定数変更型もしくは図２に示す構成のディジタ
ルループプリセット型が用いられていた。図示のループ
フィルタ時定数変更型においては、基準発振器１の発振
出力を位相比較器２に導いて後述する分周器５の分周出
力との位相比較を間欠的に反復して行ない、その比較結
果の脈流電圧をＣＲ時定数回路からなるループフィルタ
３に導いて平滑化した直流電圧を電圧制御発振器（ＶＣ
Ｏ）４に印加し、印加直流電圧に対応した周波数の発振
出力高周波信号を取出すとともに、その高周波信号を分
周器５に導き、出力高周波信号の周波数を選択的に決定
するために外部より印加する周波数データに応じた分周
比の分周出力を位相比較器２に帰還して、前述したよう
に基準発振出力との位相比較を行なうが、出力高周波信
号の周波数を切換えるには、その新たな出力周波数に対
応した周波数データにより分周器５における分周比を切
換るとともに、外部から印加する制御信号によりループ
フィルタ３内のスイッチＳをオンオフして例えば抵抗
R1, R2および容量ＣよりなるＣＲ回路の時定数を切換え
る。
【０００３】一方、図示のディジタルループ・プリセッ
ト型においては、基本的には上述とほぼ同様の構成にお
いてＶＣＯ４に印加する直流電圧をＡ／Ｄ変換器８を介
して制御回路６に導き、外部から印加する新たな周波数
データに応じて修正した電圧データＶDAをＤ／Ａ変換器
９を介して加算器10に導き、ループフィルタ３からの直
流電圧ＶF に加算した総合の直流電圧ＶS をＶＣＯ４に
印加して出力周波数を所望の新たな周波数にほぼプリセ
ットしたうえで、制御回路６により分周器５の分周比を
プリセットするとともに、同じく制御回路６から基準発
振器１に同期させたリセット信号を分周器５に加え、そ
の新たな分周出力を位相比較器２に供給した状態で、か
かるプリセット過程においてはオフ状態にあったループ
スイッチ７を制御回路６により制御してＰＬＬ回路を投
入し、急速に新たな出力周波数を安定させる。
ト型においては、基本的には上述とほぼ同様の構成にお
いてＶＣＯ４に印加する直流電圧をＡ／Ｄ変換器８を介
して制御回路６に導き、外部から印加する新たな周波数
データに応じて修正した電圧データＶDAをＤ／Ａ変換器
９を介して加算器10に導き、ループフィルタ３からの直
流電圧ＶF に加算した総合の直流電圧ＶS をＶＣＯ４に
印加して出力周波数を所望の新たな周波数にほぼプリセ
ットしたうえで、制御回路６により分周器５の分周比を
プリセットするとともに、同じく制御回路６から基準発
振器１に同期させたリセット信号を分周器５に加え、そ
の新たな分周出力を位相比較器２に供給した状態で、か
かるプリセット過程においてはオフ状態にあったループ
スイッチ７を制御回路６により制御してＰＬＬ回路を投
入し、急速に新たな出力周波数を安定させる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のＰＬＬ方式周波数シンセサイザ回路は、いずれ
も、それぞれ難点があり、その早急な解決が従来望まれ
ていた。
従来のＰＬＬ方式周波数シンセサイザ回路は、いずれ
も、それぞれ難点があり、その早急な解決が従来望まれ
ていた。
【０００５】すなわち、図１に示したループフィルタ時
定数変更型においては、ループフィルタ３の時定数回路
に保持されている直流電圧値が周波数切換えに応じた新
たな位相比較結果の電圧値に落着くまでのロックアップ
に時定数乃至その切換えに相当した時間がかかり、十分
に短かくならないので、送受信周波数の時分割切換えを
行なう時分割マルチアクセス方式の周波数切換え通信に
は使用し得なかった。
定数変更型においては、ループフィルタ３の時定数回路
に保持されている直流電圧値が周波数切換えに応じた新
たな位相比較結果の電圧値に落着くまでのロックアップ
に時定数乃至その切換えに相当した時間がかかり、十分
に短かくならないので、送受信周波数の時分割切換えを
行なう時分割マルチアクセス方式の周波数切換え通信に
は使用し得なかった。
【０００６】また、図２に示したディジタルループ・プ
リセット型においては、ＰＬＬ回路をオフにした状態で
プリセットして新たな出力周波数にほぼ設定した状態で
ＰＬＬ回路を投入するので、切換えた周波数の高速安定
化は十分であるが、高速プリセットに用いるＡ／Ｄ，Ｄ
／Ａ両変換器８，９の分解能によって周波数に差が生ず
るので、高分解能の変換器を用いる必要があるのみなら
ず、回路部品数が多いので、回路構成が複雑高価となっ
た。
リセット型においては、ＰＬＬ回路をオフにした状態で
プリセットして新たな出力周波数にほぼ設定した状態で
ＰＬＬ回路を投入するので、切換えた周波数の高速安定
化は十分であるが、高速プリセットに用いるＡ／Ｄ，Ｄ
／Ａ両変換器８，９の分解能によって周波数に差が生ず
るので、高分解能の変換器を用いる必要があるのみなら
ず、回路部品数が多いので、回路構成が複雑高価となっ
た。
【０００７】
【課題を解決するための手段】本発明の目的は、上述し
た従来の課題を解決し、比較的簡単な回路構成により、
時分割マルチアクセス方式などの周波数切換え通信にお
ける周波数の高速切換えに際し、切換えた周波数を即時
乃至極めて急速に安定させ得るようにしたＰＬＬ方式周
波数シンセサイザ回路を提供することにある。
た従来の課題を解決し、比較的簡単な回路構成により、
時分割マルチアクセス方式などの周波数切換え通信にお
ける周波数の高速切換えに際し、切換えた周波数を即時
乃至極めて急速に安定させ得るようにしたＰＬＬ方式周
波数シンセサイザ回路を提供することにある。
【０００８】すなわち、本発明位相ロックループ方式周
波数シンセサイザ回路は、それぞれ時定数回路を有して
所要周波数毎に異なる複数個のループフィルタを備え、
前記所要周波数の切換えに応じ、それらのループフィル
タを共通の位相ロックループ（ＰＬＬ）回路に切換え接
続することにより、前記時定数回路にそれぞれ保持した
制御電圧を援用して高速の周波数切換えを安定に行ない
得るようにしたことを特徴とするものである。
波数シンセサイザ回路は、それぞれ時定数回路を有して
所要周波数毎に異なる複数個のループフィルタを備え、
前記所要周波数の切換えに応じ、それらのループフィル
タを共通の位相ロックループ（ＰＬＬ）回路に切換え接
続することにより、前記時定数回路にそれぞれ保持した
制御電圧を援用して高速の周波数切換えを安定に行ない
得るようにしたことを特徴とするものである。
【０００９】
【作用】したがって、本発明ＰＬＬ方式周波数シンセサ
イザ回路においては、比較的簡単な回路構成の低廉な装
置により、時分割などの高速切換えを行なう送受信周波
数をほぼ即時に新たな周波数に安定させることができ
る。
イザ回路においては、比較的簡単な回路構成の低廉な装
置により、時分割などの高速切換えを行なう送受信周波
数をほぼ即時に新たな周波数に安定させることができ
る。
【００１０】
【実施例】以下に図面を参照して実施例につき本発明を
詳細に説明する。まず、本発明ＰＬＬ方式周波数シンセ
サイザ回路の基本をなす位相ロックループ（ＰＬＬ）制
御周波数設定回路の構成を図３に示す。図示のＰＬＬ制
御周波数設定回路においては、基準発振器１からの基準
周波数発振出力を位相比較器２に導いて後述する分周器
５の分周出力との位相比較を間欠的に反復して行ない、
その比較結果の脈流電圧をループフィルタ３に導いて平
滑化した直流電圧をＶＣＯ４に印加し、印加直流電圧に
対応した周波数の発振出力高周波信号を取出すととも
に、その高周波信号を分周器５に導き、出力高周波信号
の周波数を決定する外部からの周波数データに応じた分
周比の分周出力を位相比較器２に帰還して基準周波数発
振出力との位相比較を行ない、かかる位相ロックループ
制御により出力高周波信号の周波数を周波数データに対
応した値に急速に安定させる。
詳細に説明する。まず、本発明ＰＬＬ方式周波数シンセ
サイザ回路の基本をなす位相ロックループ（ＰＬＬ）制
御周波数設定回路の構成を図３に示す。図示のＰＬＬ制
御周波数設定回路においては、基準発振器１からの基準
周波数発振出力を位相比較器２に導いて後述する分周器
５の分周出力との位相比較を間欠的に反復して行ない、
その比較結果の脈流電圧をループフィルタ３に導いて平
滑化した直流電圧をＶＣＯ４に印加し、印加直流電圧に
対応した周波数の発振出力高周波信号を取出すととも
に、その高周波信号を分周器５に導き、出力高周波信号
の周波数を決定する外部からの周波数データに応じた分
周比の分周出力を位相比較器２に帰還して基準周波数発
振出力との位相比較を行ない、かかる位相ロックループ
制御により出力高周波信号の周波数を周波数データに対
応した値に急速に安定させる。
【００１１】本発明ＰＬＬ方式周波数シンセサイザ回路
は、図４に示すように、上述した基本構成のＰＬＬ制御
周波数設定回路における位相ロックループ（ＰＬＬ）中
のループフィルタを２個備え、出力高周波信号周波数の
高速切換えに際して交互に切換えて位相ロックループ
（ＰＬＬ）中に投入し、高速切換えに即応し得るように
したものである。
は、図４に示すように、上述した基本構成のＰＬＬ制御
周波数設定回路における位相ロックループ（ＰＬＬ）中
のループフィルタを２個備え、出力高周波信号周波数の
高速切換えに際して交互に切換えて位相ロックループ
（ＰＬＬ）中に投入し、高速切換えに即応し得るように
したものである。
【００１２】すなわち、図４に示すように、２個のルー
プフィルタ３−１および３−２を設けてそのそれぞれの
前後にオンオフスイッチ７a-1,７b-1 および７a-2,７
b-2 をそれぞれ接続し、それらのスイッチのオンオフを
制御回路６により制御してループフィルタ３−１と３−
２とを交互に位相ロックループ（ＰＬＬ）中に投入す
る。ループフィルタの周波数切換え時における交互投入
を制御する制御回路６には、外部から、出力高周波信号
周波数を設定する周波数データとともに切換えタイミン
グ信号を導入してあり、制御回路６は、切換えタイミン
グ信号に応じ、スイッチ７a-1,７b-1 と７a-2,７b-2 と
を交互にオンオフしてループフィルタ３−１と３−２と
を交互に位相ロックループ（ＰＬＬ）に投入するととも
に、周波数データに応じ、出力高周波信号周波数切換え
の都度、基準発振器１に同期させたリセット信号を分周
器５に送って分周器５をリセットした後、発振器１から
の発振出力基準周波数 fr を参照して設定した新たな周
波数データに対応した新たな分周データを送って得た新
たな分周出力 fp を位相比較器２に供給し、比較出力の
新たな制御直流電圧を新たに投入した方のループフィル
タを介してＶＣＯ４に印加する。
プフィルタ３−１および３−２を設けてそのそれぞれの
前後にオンオフスイッチ７a-1,７b-1 および７a-2,７
b-2 をそれぞれ接続し、それらのスイッチのオンオフを
制御回路６により制御してループフィルタ３−１と３−
２とを交互に位相ロックループ（ＰＬＬ）中に投入す
る。ループフィルタの周波数切換え時における交互投入
を制御する制御回路６には、外部から、出力高周波信号
周波数を設定する周波数データとともに切換えタイミン
グ信号を導入してあり、制御回路６は、切換えタイミン
グ信号に応じ、スイッチ７a-1,７b-1 と７a-2,７b-2 と
を交互にオンオフしてループフィルタ３−１と３−２と
を交互に位相ロックループ（ＰＬＬ）に投入するととも
に、周波数データに応じ、出力高周波信号周波数切換え
の都度、基準発振器１に同期させたリセット信号を分周
器５に送って分周器５をリセットした後、発振器１から
の発振出力基準周波数 fr を参照して設定した新たな周
波数データに対応した新たな分周データを送って得た新
たな分周出力 fp を位相比較器２に供給し、比較出力の
新たな制御直流電圧を新たに投入した方のループフィル
タを介してＶＣＯ４に印加する。
【００１３】図４に示すかかる構成の本発明ＰＬＬ方式
周波数シンセサイザ回路において、いま、第１の出力高
周波信号周波数 f1 を設定するための第１の周波数デー
タに対応した分周データにより分周器５から第１の分周
出力が位相比較器２に供給され、スイッチ７a-1,７b-1
をオンにして第１のループフィルタ３−１がＰＬＬ回路
に投入されて定常動作状態にあるものとする。かかる定
常動作状態にあっては、第１の出力高周波信号周波数 f
1 に対応した値の制御直流電圧 Vr がループフィルタか
ら電圧制御発振器（ＶＯＣ）４に定常的に印加されてお
り、図４に示す周波数シンセサイザ回路は図３に示した
基本的構成の周波数設定回路と全く同一の定常動作をし
ている。
周波数シンセサイザ回路において、いま、第１の出力高
周波信号周波数 f1 を設定するための第１の周波数デー
タに対応した分周データにより分周器５から第１の分周
出力が位相比較器２に供給され、スイッチ７a-1,７b-1
をオンにして第１のループフィルタ３−１がＰＬＬ回路
に投入されて定常動作状態にあるものとする。かかる定
常動作状態にあっては、第１の出力高周波信号周波数 f
1 に対応した値の制御直流電圧 Vr がループフィルタか
ら電圧制御発振器（ＶＯＣ）４に定常的に印加されてお
り、図４に示す周波数シンセサイザ回路は図３に示した
基本的構成の周波数設定回路と全く同一の定常動作をし
ている。
【００１４】かかる定常状態において第２の出力高周波
信号周波数 f2 を設定するための第２の周波数データが
切換えタイミング信号とともに制御回路６に導入される
と、制御回路６の制御のもとに、新たな第２の分周出力
が位相比較器２に供給されるとともに、スイッチ７a-1,
７b-1 と７a-2,７b-2 とのオンオフが入れ替ってループ
フィルタ３−２がＰＬＬ回路に投入され、位相比較器２
からの新たな比較出力直流電圧がループフィルタ３−２
を介してＶＣＯ４に印加され、ＶＣＯ４からの出力高周
波信号は、ループフィルタ３−２の時定数に関連した微
小時間の経過とともに第２の出力周波数 f2 による新た
な定常動作状態に落着く。かかる第２の定常状態におい
ては、ループフィルタ３−２の時定数回路中にＶＣＯ４
の出力周波数を第２の周波数値 f2 に設定すための制御
直流電圧値が保持されるのは勿論であるが、ＰＬＬ回路
から切離されたループフィルタ３−１の時定数回路中に
も、第１の定常状態においてＶＣＯ４の出力周波数を第
１の周波数値 f1 に設定した制御直流電圧値が、少なく
ともその時定数に関連した適切な経過時間中、ほぼその
まま保持されている。
信号周波数 f2 を設定するための第２の周波数データが
切換えタイミング信号とともに制御回路６に導入される
と、制御回路６の制御のもとに、新たな第２の分周出力
が位相比較器２に供給されるとともに、スイッチ７a-1,
７b-1 と７a-2,７b-2 とのオンオフが入れ替ってループ
フィルタ３−２がＰＬＬ回路に投入され、位相比較器２
からの新たな比較出力直流電圧がループフィルタ３−２
を介してＶＣＯ４に印加され、ＶＣＯ４からの出力高周
波信号は、ループフィルタ３−２の時定数に関連した微
小時間の経過とともに第２の出力周波数 f2 による新た
な定常動作状態に落着く。かかる第２の定常状態におい
ては、ループフィルタ３−２の時定数回路中にＶＣＯ４
の出力周波数を第２の周波数値 f2 に設定すための制御
直流電圧値が保持されるのは勿論であるが、ＰＬＬ回路
から切離されたループフィルタ３−１の時定数回路中に
も、第１の定常状態においてＶＣＯ４の出力周波数を第
１の周波数値 f1 に設定した制御直流電圧値が、少なく
ともその時定数に関連した適切な経過時間中、ほぼその
まま保持されている。
【００１５】したがって、かかる第１および第２の定常
動作状態が第１および第２のループフィルタ３−１およ
び３−２によって一旦それぞれ達成され、第１および第
２の出力高周波信号周波数 f1 および f2 に対応した第
１および第２の制御直流電圧値がループフィルタ３−１
および３−２の時定数回路中にそれぞれ保持された後に
は、引続いて出力高周波信号周波数を第１と第２との周
波数値 f1 と f2 との間で交互に切換えても、いずれの
周波数値についても、いわば、切換えの準備が完了した
待機状態にあるので、第１もしくは第２の周波数データ
に対応した分周器５の分周比切換えと同時にスイッチ７
a-1,７b-1 と７a-2,７b-2 とを切換えることにより、ほ
ぼ即時に安定動作状態が第１と第２との周波数 f1 と f
2 との間で切換わり、極めて高速の周波数ホッピングを
行なうことが可能となり、従来のようにＰＬＬ回路のロ
ックアップに時間を要することが全くなくなる。
動作状態が第１および第２のループフィルタ３−１およ
び３−２によって一旦それぞれ達成され、第１および第
２の出力高周波信号周波数 f1 および f2 に対応した第
１および第２の制御直流電圧値がループフィルタ３−１
および３−２の時定数回路中にそれぞれ保持された後に
は、引続いて出力高周波信号周波数を第１と第２との周
波数値 f1 と f2 との間で交互に切換えても、いずれの
周波数値についても、いわば、切換えの準備が完了した
待機状態にあるので、第１もしくは第２の周波数データ
に対応した分周器５の分周比切換えと同時にスイッチ７
a-1,７b-1 と７a-2,７b-2 とを切換えることにより、ほ
ぼ即時に安定動作状態が第１と第２との周波数 f1 と f
2 との間で切換わり、極めて高速の周波数ホッピングを
行なうことが可能となり、従来のようにＰＬＬ回路のロ
ックアップに時間を要することが全くなくなる。
【００１６】以上の説明においては、２周波数、すなわ
ち、第１および第２の周波数 f1 および f2 の間で交互
に周波数切換えを行なう場合について述べたが、２を超
える個数の周波数間で高速の周波数切換えを行なう場合
についても、切換える周波数と同数のループフィルタを
前後のオンオフスイッチとともに備えて上述と同様の周
波数切換えを行なうようにすれば、任意個数の周波数間
で順不同の切換えを任意に行っても、いずれの周波数に
ついてもそれぞれ専用のループフィルタの時定数回路に
それぞれ専用の制御直流電圧値が保持されているので、
２周波数切換えの場合と全く同様に高速の周波数ホッピ
ングを安定に行なうことができる。
ち、第１および第２の周波数 f1 および f2 の間で交互
に周波数切換えを行なう場合について述べたが、２を超
える個数の周波数間で高速の周波数切換えを行なう場合
についても、切換える周波数と同数のループフィルタを
前後のオンオフスイッチとともに備えて上述と同様の周
波数切換えを行なうようにすれば、任意個数の周波数間
で順不同の切換えを任意に行っても、いずれの周波数に
ついてもそれぞれ専用のループフィルタの時定数回路に
それぞれ専用の制御直流電圧値が保持されているので、
２周波数切換えの場合と全く同様に高速の周波数ホッピ
ングを安定に行なうことができる。
【００１７】なお、制御回路６による制御のもとに行な
う各部切換えのタイミングについては、ＶＣＯ４の発振
出力に周波数切換えに伴って過度現象が起らないように
するために、新たな周波数に対応したループフィルタの
出力側スイッチをオンにしてＶＣＯ４に印加する前に、
位相比較器２における基準周波数 fr の発振出力と周波
数 fp の分周出力との位相比較が行なわれるようなタイ
ミング制御が必要である。
う各部切換えのタイミングについては、ＶＣＯ４の発振
出力に周波数切換えに伴って過度現象が起らないように
するために、新たな周波数に対応したループフィルタの
出力側スイッチをオンにしてＶＣＯ４に印加する前に、
位相比較器２における基準周波数 fr の発振出力と周波
数 fp の分周出力との位相比較が行なわれるようなタイ
ミング制御が必要である。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
は、例えば国内向けディジタル・コードレス電話などに
おける多周波数間の高速周波数ホッピングを単一のＶＣ
Ｏを用いて実現するためのものであり、したがって、時
分割マルチアクセス方式の周波数高速切換えを行なう通
信機器に適用すれば、回路構成の簡素化および周波数切
換えの安定化に極めて顕著な格別の効果を挙げることが
でき、本発明を適用せずに同様の時分割切換えを行なう
とすれば、送信と受信との切換え時間の長短によって
は、位相ロックループ（ＰＬＬ）回路を２組備える必要
が生ずる。
は、例えば国内向けディジタル・コードレス電話などに
おける多周波数間の高速周波数ホッピングを単一のＶＣ
Ｏを用いて実現するためのものであり、したがって、時
分割マルチアクセス方式の周波数高速切換えを行なう通
信機器に適用すれば、回路構成の簡素化および周波数切
換えの安定化に極めて顕著な格別の効果を挙げることが
でき、本発明を適用せずに同様の時分割切換えを行なう
とすれば、送信と受信との切換え時間の長短によって
は、位相ロックループ（ＰＬＬ）回路を２組備える必要
が生ずる。
【００１９】また、マリントランシーバのように、通話
中においても、一定時間間隔で非常用周波数による救難
通話に切換えて監視する必要がある場合にも、監視のた
めの通話切換えに要する時間を著しく短縮し得る効果が
得られる。
中においても、一定時間間隔で非常用周波数による救難
通話に切換えて監視する必要がある場合にも、監視のた
めの通話切換えに要する時間を著しく短縮し得る効果が
得られる。
【００２０】しかしながら、スペクトル拡散通信におけ
る周波数ホッピングについては、切換えるべき周波数が
多くて、極めて多数のループフィルタを備える必要があ
るので、回路構成簡素化の効果はほとんど得られない。
る周波数ホッピングについては、切換えるべき周波数が
多くて、極めて多数のループフィルタを備える必要があ
るので、回路構成簡素化の効果はほとんど得られない。
【図１】従来のＰＬＬ方式周波数シンセサイザ回路の構
成例を示すブロック線図である。
成例を示すブロック線図である。
【図２】同じくその他の構成例を示すブロック線図であ
る。
る。
【図３】本発明の基本とするＰＬＬ制御周波数設定回路
の構成を示すブロック線図である。
の構成を示すブロック線図である。
【図４】本発明ＰＬＬ方式周波数シンセサイザ回路の構
成例を示すブロック線図である。
成例を示すブロック線図である。
１ 基準発振器 ２ 位相比較器 ３，３−１，３−２ ループフィルタ ４ 電圧制御発振器 ５ 分周器 ６ 制御回路 ７，７a-1,７a-2,７b-1,７b-2 オンオフスイッチ ８ Ａ／Ｄ変換器 ９ Ｄ／Ａ変換器 10 加算器
Claims (1)
- 【請求項１】 それぞれ時定数回路を有して所要周波数
毎に異なる複数個のループフィルタを備え、前記所要周
波数の切換えに応じ、それらのループフィルタを共通の
位相ロックループ（ＰＬＬ）回路に切換え接続すること
により、前記時定数回路にそれぞれ保持した制御電圧を
援用して高速の周波数切換えを安定に行ない得るように
したことを特徴とするＰＬＬ方式周波数シンセサイザ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234856A JPH0590993A (ja) | 1991-09-13 | 1991-09-13 | Ｐｌｌ方式周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234856A JPH0590993A (ja) | 1991-09-13 | 1991-09-13 | Ｐｌｌ方式周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590993A true JPH0590993A (ja) | 1993-04-09 |
Family
ID=16977425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234856A Withdrawn JPH0590993A (ja) | 1991-09-13 | 1991-09-13 | Ｐｌｌ方式周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590993A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761617A (en) * | 1994-06-30 | 1998-06-02 | Nec Corporation | PLL synthesizer radio paging receiver capable of reducing an average power consumption |
| KR100712431B1 (ko) * | 2005-12-19 | 2007-04-27 | 한국해양연구원 | 수중 통신을 위한 2차 ｐｌｌ의 잡음등가대역폭 조절 방법및 그 장치 |
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
-
1991
- 1991-09-13 JP JP3234856A patent/JPH0590993A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761617A (en) * | 1994-06-30 | 1998-06-02 | Nec Corporation | PLL synthesizer radio paging receiver capable of reducing an average power consumption |
| KR100712431B1 (ko) * | 2005-12-19 | 2007-04-27 | 한국해양연구원 | 수중 통신을 위한 2차 ｐｌｌ의 잡음등가대역폭 조절 방법및 그 장치 |
| WO2007086502A1 (ja) | 2006-01-26 | 2007-08-02 | Nihon Dempa Kogyo Co., Ltd. | Ｖｃｏ駆動回路及び周波数シンセサイザ |
| US7821344B2 (en) | 2006-01-26 | 2010-10-26 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| US7893774B2 (en) | 2006-01-26 | 2011-02-22 | Nihon Dempa Kogyo Co., Ltd | VCO driving circuit and frequency synthesizer |
| KR101025184B1 (ko) * | 2006-01-26 | 2011-03-31 | 니혼 뎀파 고교 가부시키가이샤 | Ｖｃｏ 구동 회로 및 주파수 합성기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2139904C (en) | Pll synthesizer and method of controlling the same | |
| JP3679503B2 (ja) | 周波数シンセサイザ | |
| JPH04260219A (ja) | 位相同期ループシンセサイザ | |
| JPH0590993A (ja) | Ｐｌｌ方式周波数シンセサイザ回路 | |
| JP3006805B2 (ja) | ダイレクトディジタルシンセサイザを用いた局部発振回路 | |
| JP2738103B2 (ja) | Ｐｌｌシンセサイザー | |
| JPS5881337A (ja) | 周波数シンセサイザ | |
| US20020149430A1 (en) | Method and device for frequency synthesis using a phase locked loop | |
| JP2979528B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP3797791B2 (ja) | Ｐｌｌシンセサイザ発振器 | |
| JPS5846586Y2 (ja) | 位相同期ル−プを有する回路 | |
| JPH06291644A (ja) | Ｐｌｌ回路 | |
| JP3248453B2 (ja) | 発振装置 | |
| JPH06164387A (ja) | 位相同期式周波数シンセサイザ | |
| JPH0638116A (ja) | 位相同期ループ回路 | |
| JPH07154252A (ja) | 位相同期回路 | |
| JPH04271520A (ja) | マルチｐｌｌシンセサイザ | |
| JPS5887921A (ja) | 多出力周波数シンセサイザ | |
| JPH05191215A (ja) | 周波数シンセサイザ | |
| JPH09284132A (ja) | Ｐｌｌ回路 | |
| JP2002353837A (ja) | 受信装置 | |
| JPH0326035A (ja) | 無線送信装置の周波数設定方式 | |
| JPH0563565A (ja) | 周波数シンセサイザ | |
| JPH07283730A (ja) | 位相同期発振器 | |
| JPH06291656A (ja) | 自動周波数制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |