JPS6187427A - フエ−ズロツクル−プ回路 - Google Patents
フエ−ズロツクル−プ回路Info
- Publication number
- JPS6187427A JPS6187427A JP59208665A JP20866584A JPS6187427A JP S6187427 A JPS6187427 A JP S6187427A JP 59208665 A JP59208665 A JP 59208665A JP 20866584 A JP20866584 A JP 20866584A JP S6187427 A JPS6187427 A JP S6187427A
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- JP
- Japan
- Prior art keywords
- phase
- output
- loop filter
- loop circuit
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、位相同期を行なうフェーズロックループ回
路に関するものである。
路に関するものである。
［従来の技術］
第２図は従来のフェーズロックループ回路を示すブロッ
ク線図で、図において、（１）は位相検出を行なう位相
検出器、（２）は、入力雑音１位相ジッタ等不要周波数
分を除去するループフィルタ、（３）は位相制御が可能
な電圧制御発振器、（４）は入力信号、（５）は出力信
号である。
ク線図で、図において、（１）は位相検出を行なう位相
検出器、（２）は、入力雑音１位相ジッタ等不要周波数
分を除去するループフィルタ、（３）は位相制御が可能
な電圧制御発振器、（４）は入力信号、（５）は出力信
号である。
次にその動作について説明する。第２図において、入力
信号（４）と、自走周波数で発振している電圧制御発振
器（３）の出力信号（５）の一部とが位相検出器（１）
にて位相比較され位相誤差信号が星カされる。その位相
誤差信号はループフィルタ（２）に加えられ、入力信号
（４）に重畳している雑音及び位相ジッタ成分を除去し
、電圧制御発振器（３）の制御入力に加えられる。。
信号（４）と、自走周波数で発振している電圧制御発振
器（３）の出力信号（５）の一部とが位相検出器（１）
にて位相比較され位相誤差信号が星カされる。その位相
誤差信号はループフィルタ（２）に加えられ、入力信号
（４）に重畳している雑音及び位相ジッタ成分を除去し
、電圧制御発振器（３）の制御入力に加えられる。。
上述の通り電圧制御発振器（３）の出力は位相検出器（
１）に接続されているため１本回路はループを構成し、
入力信号（４）と出力信号（５）の位相が一致した時点
でロック状態となる。
１）に接続されているため１本回路はループを構成し、
入力信号（４）と出力信号（５）の位相が一致した時点
でロック状態となる。
なお、ループフィルタ（２）の帯域幅は、ロック状態に
おけるトラッキング時の残留雑音量と応答速度の兼ね合
いにより決められる。
おけるトラッキング時の残留雑音量と応答速度の兼ね合
いにより決められる。
［発明が解決しようとする問題点］
従来のフェーズロックループ回路は、入力信号に雑音が
混入していたり、位相ジッタが重畳している場合、ルー
プはこれらのしよう乱に対しても追随するため周波数性
の雑音が発生する。これを少なくするためには、ループ
フィルタの帯域幅を狭くする必要があり、そうすれば過
渡応答が遅くなり、ループのフェーズロックに要する時
間が長くなるという欠点があった。
混入していたり、位相ジッタが重畳している場合、ルー
プはこれらのしよう乱に対しても追随するため周波数性
の雑音が発生する。これを少なくするためには、ループ
フィルタの帯域幅を狭くする必要があり、そうすれば過
渡応答が遅くなり、ループのフェーズロックに要する時
間が長くなるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、雑音が少な≦かつループの応答速
度の速いフェーズロックループ回路を提供することを目
的としている。
めになされたもので、雑音が少な≦かつループの応答速
度の速いフェーズロックループ回路を提供することを目
的としている。
［問題点を解決するための手段］
この発明にかかるフェーズロックループ回路は、ループ
フィルタ広帯域ループフィルタと狭帯域ループフィルタ
に分け、これらフィルタをこのルー〜プ回路のフェーズ
ロック状態に応じて切り換える切り換え手段を設けたも
のである。
フィルタ広帯域ループフィルタと狭帯域ループフィルタ
に分け、これらフィルタをこのルー〜プ回路のフェーズ
ロック状態に応じて切り換える切り換え手段を設けたも
のである。
［作 用］
この発明においては、フェーズロックが外れた状態の時
は広帯域ループフィルタに、ロック状態になると狭帯域
ループフィルタに切り換えられ、ロックされる迄は広帯
域フィルタにより高速応答で位相追従が行なわれ、ロッ
クされたら狭帯域フィルタにより雑音の発生が少なくな
る。
は広帯域ループフィルタに、ロック状態になると狭帯域
ループフィルタに切り換えられ、ロックされる迄は広帯
域フィルタにより高速応答で位相追従が行なわれ、ロッ
クされたら狭帯域フィルタにより雑音の発生が少なくな
る。
［実施例コ
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すブロック線図で、図にお
いて、（１）は位相検出器、（３）は電圧制御発振器、
（４）は入力信号、（５）は出力信号で、以上は第２図
と同様である。（６）は広帯域ループフィルタ、（７）
は広帯域ループフィルタ（６）の出力に接続された低出
力インピーダンスをもつ低インピーダンス増幅器、（８
）は狭帯域ループフィルタ、（９）は広帯域及び狭帯域
の両ループフィルタ（８） （９）を切り換えるための
可変抵抗素子、（１０）はバッファ増幅器、（１１）は
フェーズロック状態を検出するロック検出器、（１２）
は両ループフィルタを切り換える切り換え信号、（１３
）は可変抵抗素子（９）及びロック検出器（１２）で構
成される切り換え手段である。
図はこの発明の一実施例を示すブロック線図で、図にお
いて、（１）は位相検出器、（３）は電圧制御発振器、
（４）は入力信号、（５）は出力信号で、以上は第２図
と同様である。（６）は広帯域ループフィルタ、（７）
は広帯域ループフィルタ（６）の出力に接続された低出
力インピーダンスをもつ低インピーダンス増幅器、（８
）は狭帯域ループフィルタ、（９）は広帯域及び狭帯域
の両ループフィルタ（８） （９）を切り換えるための
可変抵抗素子、（１０）はバッファ増幅器、（１１）は
フェーズロック状態を検出するロック検出器、（１２）
は両ループフィルタを切り換える切り換え信号、（１３
）は可変抵抗素子（９）及びロック検出器（１２）で構
成される切り換え手段である。
次にその動作を説明する。入力信号（４）と自走周波数
で発振している電圧制御発振器（３）の出力４ｉ号（５
）とが位相検出器（１）にて位相比較され誤差信号が取
り出される。その誤差信号は、広帯域ループフィルタ（
６）及び狭帯域ループフィルタ（８）に加えられる。広
帯域ループフィルタ（６）にて高周波成分が除去された
誤差信号は低インピーダンス増幅器（７）及び可変抵抗
素子（９）を経て狭帯域ループフィルタ（８）にて高周
波成分が除去された誤差信号と加えられバッファ増幅器
（ｌＯ）を経て電圧制御発振器（３）の制御入力に印加
される。電圧制御発振器（３）の出力は位相検出器（１
）の入力に接続されているためループを構成し、出力信
号（５）と入力信号（４）の位相が一致した時点でロッ
ク状態となる。
で発振している電圧制御発振器（３）の出力４ｉ号（５
）とが位相検出器（１）にて位相比較され誤差信号が取
り出される。その誤差信号は、広帯域ループフィルタ（
６）及び狭帯域ループフィルタ（８）に加えられる。広
帯域ループフィルタ（６）にて高周波成分が除去された
誤差信号は低インピーダンス増幅器（７）及び可変抵抗
素子（９）を経て狭帯域ループフィルタ（８）にて高周
波成分が除去された誤差信号と加えられバッファ増幅器
（ｌＯ）を経て電圧制御発振器（３）の制御入力に印加
される。電圧制御発振器（３）の出力は位相検出器（１
）の入力に接続されているためループを構成し、出力信
号（５）と入力信号（４）の位相が一致した時点でロッ
ク状態となる。
この発明では入力信号（４）の位相変化を捕捉する以前
は、ロック検出器（１１）はロック外れ状態を検出して
おり、切り換え信号（１２）により可変抵抗素子（９）
は抵抗値最少に制御されておる。従って低インピーダン
ス増幅器（７）が低出力インピーダンスであるため狭帯
域ループフィルタ（８）の出力は広帯域ループフィルタ
（６）の高速応答に強制的に追随させられる。こうして
実質的に広帯域ループフィルタ（６）による高速応答で
入力信号（４）の位相変化が捕捉され、速かにロック状
態となる。ロツり状態になると、ロック検出器（１１）
はこれを検出し、可変抵抗素子（９）の抵抗値を除々に
上げ、広帯域ループフィルタ（６）の出力を減衰させ狭
帯域ループフィルタ（８）のみが動作した状態となり帯
域幅は広帯域から狭帯域に切り換わる。
は、ロック検出器（１１）はロック外れ状態を検出して
おり、切り換え信号（１２）により可変抵抗素子（９）
は抵抗値最少に制御されておる。従って低インピーダン
ス増幅器（７）が低出力インピーダンスであるため狭帯
域ループフィルタ（８）の出力は広帯域ループフィルタ
（６）の高速応答に強制的に追随させられる。こうして
実質的に広帯域ループフィルタ（６）による高速応答で
入力信号（４）の位相変化が捕捉され、速かにロック状
態となる。ロツり状態になると、ロック検出器（１１）
はこれを検出し、可変抵抗素子（９）の抵抗値を除々に
上げ、広帯域ループフィルタ（６）の出力を減衰させ狭
帯域ループフィルタ（８）のみが動作した状態となり帯
域幅は広帯域から狭帯域に切り換わる。
なお、上記実施例ではループフィルタを切り換えるのに
可変抵抗素子（９）、を用いたが、これの代わりに電界
効果トランジスタを使用してもよい。
可変抵抗素子（９）、を用いたが、これの代わりに電界
効果トランジスタを使用してもよい。
［発明の効果コ
以上のように、この発明によれは、ループフィルタを広
帯域ループフィルタと狭帯域ループフィルタに分け、そ
れを切り換えるようにしたので、ロック外れが少なく雑
音の少ない、そして応答速度の速いフェーズロックルー
プ回路が得られる効果がある。
帯域ループフィルタと狭帯域ループフィルタに分け、そ
れを切り換えるようにしたので、ロック外れが少なく雑
音の少ない、そして応答速度の速いフェーズロックルー
プ回路が得られる効果がある。
第１図は、この発明の一実施例を示すブロック線図、第
２図は従来のブエーズロックループ回路を示すブロック
線図である。 図において（１）は位相検出器、（３）は電圧制御発振
器、（６）は広帯域ループフィルタ、（７）は低インピ
ーダンス増幅器、（８）は狭帯域ループフィルタ、（９
）は可変抵抗素子、（１０）はバッファ増幅器、（１１
）はロック検出器、（１３）は（９）（１１）で構成さ
れる切換手段である。
２図は従来のブエーズロックループ回路を示すブロック
線図である。 図において（１）は位相検出器、（３）は電圧制御発振
器、（６）は広帯域ループフィルタ、（７）は低インピ
ーダンス増幅器、（８）は狭帯域ループフィルタ、（９
）は可変抵抗素子、（１０）はバッファ増幅器、（１１
）はロック検出器、（１３）は（９）（１１）で構成さ
れる切換手段である。
Claims (4)
- （１）入力信号と電圧制御発振器の出力信号との位相誤
差検出を行なう位相検出器の出力をループフィルタを介
して上記電圧制御発振器の制御入力に接続するようにし
たフェーズロックループ回路において、上記ループフィ
ルターを、広帯域ループフィルタと狭帯域ループフィル
タに分け、これらフィルタを、このループ回路のフェー
ズロック状態に応じて切換える切換え手段を設けたこと
を特徴とするフェーズロックループ回路。 - （２）上記広帯域ループフィルタの出力を低インピーダ
ンス増幅器及び可変インピーダンス素子を介して上記狭
帯域フィルタ出力と共に上記電圧制御発振器の制御入力
に接続し、上記切換え手段は、上記可変抵抗素子及びこ
のループ回路のフェーズロックを検出しその出力によっ
て上記可変インピーダンス素子のインピーダンス値を制
御するロック検出器である特許請求の範囲第１項記載の
フェーズロックループ回路。 - （３）上記可変インピーダンス素子は可変抵抗素子であ
る特許請求の範囲第２項記載のフェーズロックループ回
路。 - （４）上記可変インピーダンス素子は電界効果トランジ
スタである特許請求の範囲第２項記載のフェーズロック
ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208665A JPS6187427A (ja) | 1984-10-04 | 1984-10-04 | フエ−ズロツクル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208665A JPS6187427A (ja) | 1984-10-04 | 1984-10-04 | フエ−ズロツクル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187427A true JPS6187427A (ja) | 1986-05-02 |
Family
ID=16560020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208665A Pending JPS6187427A (ja) | 1984-10-04 | 1984-10-04 | フエ−ズロツクル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707230B1 (ko) | 2005-04-06 | 2007-04-13 | 재단법인서울대학교산학협력재단 | Ｃｄｒ 회로 및 ｐｌｌ 회로 |
| US7911455B2 (en) | 2005-03-08 | 2011-03-22 | Nissha Printing Co., Ltd. | Touch panel unit |
| CN106571812A (zh) * | 2015-10-09 | 2017-04-19 | 张伟林 | 标准化设计高阻型数字鉴相器的结构原理方案 |
| JP2017200177A (ja) * | 2016-04-25 | 2017-11-02 | 株式会社日立国際電気 | Ｐｌｌ回路、受信装置および無線通信装置 |
-
1984
- 1984-10-04 JP JP59208665A patent/JPS6187427A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911455B2 (en) | 2005-03-08 | 2011-03-22 | Nissha Printing Co., Ltd. | Touch panel unit |
| KR100707230B1 (ko) | 2005-04-06 | 2007-04-13 | 재단법인서울대학교산학협력재단 | Ｃｄｒ 회로 및 ｐｌｌ 회로 |
| CN106571812A (zh) * | 2015-10-09 | 2017-04-19 | 张伟林 | 标准化设计高阻型数字鉴相器的结构原理方案 |
| JP2017200177A (ja) * | 2016-04-25 | 2017-11-02 | 株式会社日立国際電気 | Ｐｌｌ回路、受信装置および無線通信装置 |
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