JPH0256629A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、データ処理装置における除算装置に係り、特
に、近似商に補正を行うことにより、最終的な商を求め
る除算装置に関する。

［従来の技術］ 近似商に補正を行うことにより、最終的な商を求める除
算装置に関する従来技術として１例えば。

特開昭６０−１４２７３８号公報等に記載された技術が
知られている。この従来技術は、最終的な商に必要な有
効桁数ｍビットよりさらにｎビット余分の近似商を求め
、この近似商Ｑの上位からｍ＋ｎビットの位置に＋１．
−１あるいはＯを加え、これにより得られた結果の上位
ｍビットを最終的な商とする補正を行う除算方式である
。この除算方式は、補正を行っても近似商の上位ｍビッ
トの値が変わらないことが確実な場合にも、補正を行う
ものである。

［発明が解決しようとする課題］ 前記従来技術は、補正を行っても近似商の上位ｍビット
の値が変わらないことが確実な場合にも補正を行ってい
るため、常に、その補正のために数サイクルの演算時間
を必要とするという問題点を有していた。

本発明の目的は、前記従来技術の問題点を解決し、補正
によっても最終的な商の値が変わらないことが確実な場
合には、補正動作を行わないようにして、除算速度を向
上させ、性能を向上させた除算装置を提供することにあ
る。

［課題を解決するための手段］ 本発明によれば、前記目的は、余分に求めたｎビットが
オール゛ｔ　Ｏｔ″またはオール“１″であることを検
出する回路と、余分に求めたｎビットがオール“０”ま
たはオールＩＩ　１　′１であることが検出されたとき
にのみ補正のための処理を制御する制御回路とを備える
ことにより達成される。

［作用］ 余分に求めたｎビットがオール“０″またはオール“１
″の場合にのみ、この余分に求めたｎビットの最下位ビ
ットに＋１または−１を加えると最終的な商の値が変わ
り得る。従って、余分に求めたｎビットがオール１１０
１１またはオール″１″′であることを検出することは
、補正のための演算サイクルが必要であることを示す働
きをし、それ以外の場合は、補正のための演算サイクル
が不要であることを示している。

［実施例］ 以下１本発明による除算装置の一実施例を図面により詳
細に説明する。

゛第１図は本発明一実施例の構成を示すブロック図、第
２図は商補正判定回路を示す図、第３図は最終的な商と
近似商とのビット位置の関係を説明する図、第４図は部
分商に対する補正方法を説明する図である。第１図、第
２図において、１は被除数レジスタ、２は除数レジスタ
、３は近似逆数格納ユニット、４は近似逆数レジスタ、
５は乗算器、６はループ定数レジスタ、７は乗数選択回
路、８は被乗数選択回路、９は乗算器、１０は乗算結果
レジスタ、１１は商補正判定回路、１２は部分商補正回
路、１３は部分商選択回路、１４は部分商マージ回路、
１５は除算結果レジスタ、１６は制御回路、５ｏはＡＮ
Ｄ回路、５１はＮＡＮＤ回路、５２はＯＲ回路である。

本発明の実施例においては、第３図に示すように、求め
るべき最終的な商を５６ビツト、余分に求める商を４ビ
ツトとし、全体で６０ビツトの近似商を求めることとす
る。また、本発明の実施例は、部分商を１２ビツトずつ
算出し、これを５回算出することにより、最終的な商の
長さ５６ビツトに対して、余分の商を４ビツト求めるこ
とを可能にしている。また、この実施例により演算され
る被除数及び除数は、それぞれ、小数点以下の仮数部で
あるとする。

第１図に示す本発明の実施例において、被除数及び除数
は、最上位桁が１６進ＩＩ　Ｏ１１とならないように、
左に４ビット単位にシフトさせたデータとして、それぞ
れ、被除数レジスタ１及び除数レジスタ２にセットされ
る。除数レジスタ２にセットされた除数の最上位の数ビ
ットは、近似逆数格納ユニット３により近似逆数に変換
され、近似逆数レジスタ４に格納される。

このレジスタ４の反転出力と除数レジスタ２の出力とは
、乗算器５により乗算され、その結果がループ定数とし
てループ定数レジスタ６にセットされる。このループ定
数レジスタ６にセットされた定数は、２−１２ビツト以
下のビットであり、近似除数を求める場合の誤差補正の
ために利用される。前述したループ定数の算出とレジス
タ６へのセットと同時に、被除数レジスタ１の出力と近
似逆数レジスタ４の出力とは１乗算器９に入力されて乗
算され、その乗算結果が乗算結果レジスタ１０に格納さ
れる。この乗算結果レジスタ１０に格納された上位１２
ビツト、すなわち、２−１２ビツト以上の値が最初の部
分商Ｑ１となる。このとき、被乗数選択回路８は、被除
数レジスタ１の出力を選択しており、乗数選択回路７は
、近似逆数レジスタ４の出力を選択している。

次に、被乗数選択回路８は、ループ定数レジスタ６の出
力を選択し、乗数選択回路７は、乗算結果レジスタ１０
の出力を選択するように制御される。

これにより１乗算器９には、ループ定数レジスタ６内の
ループ定数が被乗数選択回路８を介して、乗１結果レジ
スタ１０内の２−“２ビツト以上のビットが乗数選択回
路７を介して、また、乗算結果レジスタ１０内の２−１
３ビツト以下のビット、すなわち、部分剰余が乗算器９
に対する加算用のパスを介して印加される０乗算器９は
、これらの入力を受けて、 （ループ定数）Ｘ（前回の乗算結果の２−１２ビツト以
上のビット）＋（前回の乗算結果の２−１３ビツト以下
のビット） の演算を行い１乗算結果レジスタ１０にセットする動作
を繰り返し実行する。この結果、２−１３ピッ１−以下
のピッ１−の商が、１２ビツト単位の部分商Ｑ２．Ｑ３
．Ｑ、、Ｑ５として求められ、乗算結果レジスタ１０に
セットされる。

部分商補正回路１２は、前述のようにして乗算結果レジ
スタ１０内に格納された部分商Ｑ工、Ｑ２゜Ｑ、、Ｑ、
、ＱＳのそれぞれに対して、その乗算結果が得られると
同時に、最下位ビットに＋１゜−１，０のいずれかを加
える補正を行う。この補正は、隣り合う部分商の符号の
組み合わせに応じて、上位の桁の部分商に対して行われ
る。第４図はこの符号の組み合わせと、最下位ビットに
加える補正値との関係を示している。

部分商補正回路１２により補正された部分商は。

順次部分商補正回路１２の側を選択している部分商選択
回路１３を介して送られ、部分商マージ回路１４で結合
されて、除算結果レジスタ１５にセットされる。

前述した、乗算器９による部分商の演算において、部分
商Ｑ５が求められたとき、部分商Ｑ４の補正が行われる
と同時に、部分商Ｑ５の下位４ビツト、すなわち、余分
に求めた商の部分が商補正判定回路１１に入力される。

商補正判定回路１１は、入力された４ビツトがオール″
１”あるいはオールＬＬ　ＯＩＩであるか否かの検出を
行い、その結果を制御回路１６に報告する。

制御回路１６は、商補正判定回路１１の判定結果がオー
ルＬＬ　Ｉ　ＩＩあるいはオール“０”のいずれでもな
い場合、部分商選択回路１３を、乗算器９の側を選択す
るように制御する。この結果１乗算器９からの部分商Ｑ
５は、補正されず、直接部分商選択回路１３及び部分商
マージ回路１４を通って、上位の８ビツトが除算結果レ
ジスタ１５にセットされる。

商補正判定回路１１の判定結果がオールＩｔ　１　ｆｉ
）あるいはオール゛１０，１″の場合１部分商選択回路
１３は、部分商補正回路１２の側を選択したままであり
、また、乗算器９は９乗算器作を続けているので　２−
６１ビツト以下の部分商Ｑ６を出力する。

これにより、部分商Ｑ５の補正が可能となり、前述した
他の部分商の補正の場合と同様にして、部分商Ｑ、の補
正が、部分商補正回路１２で行われる。補正された部分
商Ｑ５は、部分商選択回路１３及び部分商マージ回路１
４を通って、上位の８ピツトが除算結果レジスタ１５に
セットされる。

商補正判定回路１１は、第２図に示すようにＡＮＤ回路
５０と、ＮＡＮＤ回路５１と、ＯＲ回路５２とにより構
成され、ＡＮＤ回路５０がオールＩＩ　Ｉ　ＩＩを、Ｎ
ＡＮＤ回路５１がオールｕ　Ｏｒ＋を検出する。そして
、この商補正判定回路１１は。

部分商Ｑ、が求められたときのみ動作する。

前述した本発明の一実施例によれば、部分商Ｑ。

の下位４ビツトがオール“１″あるいはオールＬＬ　Ｏ
ＩＴでない場合、次の部分商ＱＧを求めることなく除算
結果を得ることができるので、部分商Ｑ６を求める処理
に要する時間だけ除算の処理時間を短縮することができ
る。

前述した本発明の一実施例は、部分商Ｑ４の符号が正の
場合１部分商Ｑ、に＋１を行う補正の必要がなく１部分
商Ｑ４の符号が負の場合１部分商Ｑ４に−１を行う補正
の必要がないので、第２図に示す商補正判定回路１１の
ＡＮＤ回路５０とＮＡＮＤ回路５１に、部分商Ｑ、の符
号をも入力しておけば、商補正を行わなければならない
確率を、さらに１／２にすることができる。

また、前述した本発明の一実施例は、部分商に対する補
正が必要ない場合に補正を行っても、最終部が変化する
ことがなく、正しい商を得ることができるので、商補正
検出信号のデイレイ状況に応じて、オール″１′″ある
いはオールＩｔ　ＯＩｆの検出条件をゆるめて、余分に
求めたビット数ｎの一部についてのみ、オールＩＩ　Ｉ
　ＩｆあるいはオールＬＬ　Ｏ１１の検出を行うように
してもよい。

前述した本発明の一実施例によれば、余分に求めたビッ
ト数ｎの内、オール“１”あるいはオールＩＩ　ＯＩｆ
の検出可能なビット数をｋ（ｋ≦ｎ）。

商補正判定論理を採用することにより省略できる除算の
サイクル数をＣとすると、２１１の確立で。

Ｃだけ除算命令の実行サイクルを減らすことができるの
で、平均的には、Ｃ・２１″□にだけ除算命令の実行サ
イクルを減らすことができる。

［発明の効果コ 以上説明したように、本発明によれば、除算装置の除算
速度を向上させ、性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明一実施例の構成を示すブロック図、第２
図は商補正判定回路を示す図、第３図は最終的な商と近
似間とのビット位置の関係を説明する図、第４図は部分
商に対する補正方法を説明する図である。 １・・・・・・被除数レジスタ、２・・・・・・除数レ
ジスタ、３・・・・・・近似逆数格納ユニット、４・・
・・・・近似逆数レジスタ、５・・・・・・乗算器、６
・・・・・・ループ定数レジスタ、７・・・・・・乗数
選択回路、８・・・・・・被乗数選択回路、９・・・・
・・乗算器、１０・・・・・・乗算結果レジスタ、１１
・・・・・・商補正判定回路、１２・・・・・・部分商
補正回路、１３・・・・・・部分商選択回路、１４・・
・・・・部分商マージ回路、１５・・・・・除算結果レ
ジスタ、１６・・・・・・制御回路、５０・・・・・・
ＡＮＤ回路、５１・・・・・・ＮＡＮＤＡＮＤ回路・・
・・・・ＯＲ回路。 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、最終的な商に必要な有効桁数ｍビットに対してｎビ
   ットだけ余分な近似商を求め、この近似商の上位からｍ
   ＋ｎビットの位置に＋１、−１あるいは０を加え、この
   結果の上位ｍビットを最終的な商とする除算装置におい
   て、前記近似商の余分に求めたｎビットの全てあるいは
   その一部の値を調べることにより、補正が必要か否かを
   判定し、補正が必要な場合のみ補正を行うことを特徴と
   する除算装置。 ２、前記近似商の余分に求めたｎビットの全てあるいは
   その一部の値を調べることによる、補正が必要か否かの
   判定は、前記近似商の余分に求めたｎビットの全てある
   いはその一部がオール“０”あるいはオール“１”であ
   るか否かを調べることにより行われることを特徴とする
   特許請求の範囲第１項記載の除算装置。