JPH0256032A - データ処理装置の自己テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ファームウェアによる自己テスト機能を持つデータ処理
装置の自己テスト方式に関し、装置内部に既存のレジス
タのうちで外部出力端子を有するものを用いて、必要な
複数項目のテストにより障害個所の局所化を可能とする
ことを目的とし、 プロセッサを搭載したデータ処理装置において、該デー
タ処理装置に対して自己テストを実行するプロセッサと
、該自己テストのテストプログラムを記ｔαするテスト
プログラム記憶手段と、前記自己テストの結果を記憶し
、該記憶内容を前記データ処理装置の外部に出力するた
めの出力端子を備えたテスト結果記憶手段とを有するよ
うに構成する。

この全体試験の前に、システムを構成する各単位装置ご
とに車体試験が行われる。この単体試験において、各単
位装置の不良をできるだけチエツクすることにより、シ
ステムの全体試験の工数削減を実現できる。このような
意味で、マイクロプロセッサが搭載された装置として、
単体試験の段階でテストを行える自己テスト機能を有す
るものの需要が高まりつつある。

〔産業上の利用分野〕

本発明はマイクロプロセッサが搭載された各種装置のテ
スト法に係り、さらに詳しくはファームウェアによる自
己テスト機能を持つデータ処理装置の自己テスト方式に
関する。

近年マイクロプロセッサを備えたデータ処理装置等のう
ちに、ファームウェアによる自己テスト機能ををするも
のが増加しつつある。一般に装置の全体試験としては、
これらデータ処理装置等の各種の装置を１つのシステム
に組み上げた後に、テストプログラムを用いて機能試験
が行われるが、〔従来の技術〕 上述のようなマイクロプロセッサが搭載されたデータ処
理装置の自己テストは、例えばＲＯＭに格納されたファ
ームウェアにより実行される。この自己テストの結果の
表示方法としでは、従来次の２つの方法があった。第１
の方法はその装置がオンラインで実際に使用されるとき
の装置の動作状態を示すランプやＬＥＤ等の視覚的表示
手段を持っている場合に用いられ、自己テストの結果の
正常、異常をランプ等の点灯状態によって表示するもの
である。

第２の方法は装置の内部のレジスタやメモリ等に自己テ
スト結果を蓄積しておき、この装置を制御する上位の制
御装置によって蓄積されたテスト結果を読み出し、テス
ト結果を知るものである。

〔発明が解決しようとする課題〕

しかしながら上述のような方法では、自己テストから得
られる情ｆｌａｆｆｉが少ないこと、テスト規模が大き
くなること等の問題がある。すなわち、第１の方法では
、テスト結果の表示はランプ等のオン・オフによるのみ
で、またランプ等の数も少ないため、多項目のテストを
実施することは困難であり、障害内容についての情報が
乏しく、障害箇所の局所化が困難である。また第２の方
法では、本来テスト対象装置の単体試験であるにもかか
わらず、上位の制御装置あるいは特別の試験機等を接続
する必要があり、試験規模が太き（なり、コストもかか
るという問題点がある。

本発明は、装置内部に既存のレジスタのうちで外部出力
端子を有するものを用いて、必要な複数項目のテストに
より障害箇所の局所化を可能とすることを目的とする。

〔課題を解決するための手段〕

本発明の原理ブロック図を第１図に示す。第１の発明に
おいてデータ処理装置ｌ内のプロセッサ２はデータ処理
装置１に対して自己テストを実行する。テストプログラ
ム記憶手段３は例えばリードオンリーメモリ　（ＲＯＭ
）であり、自己テス繁のテストプログラムを記憶する。

テストデータ記憶手段４は例えばランダムアクセスメモ
リ　（ＲＡＭ）であり、自己テスト実行中の各種テスト
データを記憶する。テスト結果記憶手段５は例えばレジ
スタであり、自己テストの結果を記憶する。またこのテ
スト結果記憶手段５は、記憶されているテスト結果をデ
ータ処理装置１の外部に出力するための出力端子を備え
ている。

第２の発明においては、プロセンサ２が自装置に対して
適確な診断に有効となる該複数項目自己テストを実行し
、テストプログラム記憶手段３が複数項目のテストプロ
グラムを、テストデータ記憶手段４が複数項目自己テス
ト実行中の各種テストデータを、またテスト結果記憶手
段５が複数項目自己テストの結果を記憶する点を除いて
は第一の発明と同じ手段が用いられる。

〔作　　　用〕

第１の発明においては、テストプログラム記憶手段３に
記憶されているテストプログラムを用いて、プロセッサ
２により自己テストが実行される。

テスト実行中の各種テストデータは必要に応じてテスト
データ記憶手段４に一時記憶される。テストが終了する
とテスト結果がプロセッサ２によりテスト結果記憶手段
５に格納される。テスト結果記憶手段５は記憶内容をデ
ータ処理装置ｌの外部に出力するための出力端子を備え
ているので、自己テストの結果はこの出力端子に、例え
ば適当な測定器を接続することによってハード的に検出
される。

第２の発明においては、データ処理装置の適確な診断に
有効となる該複数項目自己テストが実行される点を除い
ては第１の発明とその作用は同じである。

以上のように本発明によれば、外部への出力端子を備え
た、例えばレジスタに格納される自己テストの結果を外
部から測定器により検出することができる。

〔実　　施　　例〕

本発明の自己テスト方式を適用するデータ処理装置の実
施例を第２図、自己テストの項目例を第３図に示す。第
２図において、６はマイクロプロセッサユニット（ＭＰ
Ｕ）　、７は自己テストのファームウェアを格納するリ
ードオンリーメモリ（ＲＯＭ）、８はテスト実行中のテ
ストデータ等を必要に応じてリード、ライト可能なラン
ダムアクセスメモリ　（ＲＡＭ）　、ＣＮＴ、９、ＣＮ
Ｔｂ１０はこの装置に特有の各種制御回路部である。

また、例えばｃＮ’ｒｂｔｏ内にはＭＰＵ６により割付
けられたアドレスを持つレジスタ（ＲＥＧ）Ａ−Ｅｌｌ
があり、これらのレジスタの内容は外部への出力端子か
ら出力可能であるとする。ＣＮＴｂ１０内（７）ＣＮＴ
、１２はＣＮ　’ｒｂ１０内ルジスタ１１以外の制御回
路部である。

第３図は自己テスト項目であり、装置の各種構成要素に
対して１項目のテストを行う。自己テストはデータ処理
装置の電源投入時にスタートするようになっており、Ｍ
ＰＵ６により各項目のテストが実行され、その結果は試
験終了時にＣＮＴｂ１０内のレジスタ１１にセットされ
る。セットされた内容は電源がオフになるまで保持され
ており、レジスタ１１の出力端子に測定器を接続するこ
とにより結果を調べることができる。ここでレジスタ１
１は装置の実際のオンライン動作に必要なもので、自己
テストのために特別に設けられたものではないため、そ
のレジスタ数およびビット幅は装置によって異なる。

上述のように、本発明の自己テスト方式の特徴は、自己
テスト結果の表示手段として、オンライン動作時には本
来、の目的で使用される既存のレジスタで、かつその内
容が出力端子から取り出し可能なフリップフロップ等を
使用する点にある。そして、試験結果を複数ビットを用
いて表“示できるため、障害の局所化が容易になり、ま
たエラー表示レジスタの出力を直接測定器で検出でき、
単体での試験が可能になるというメリットがある。

次に本発明の実施例として、データ処理システムにおい
て中央処理装置からのコマンドによって制御されるシリ
アルデータ通信制御装置（ＤＣＣ）を説明する。第４図
はこの通信制御装置（Ｄ　ＣＣ）を含む電話交換システ
ムのブロック図である。同図において、電話端末１３が
集線装置（ＬＣ）１４を経由して接続されたネットワー
ク（ＮＷ）１５を制御する主プロセツサ（ＭＰＲ）１６
の内部に、中央制御装置（ＣＣ）１７、メインメモリ（
ＭＭ）１Ｂ、および一般のチャネル制御装置に相当する
周辺バス制御装置（ＰＢＣ）１９があり、シリアルデー
タ通信制御装置（ＤＣＣ）２０はこの周辺バス制御装置
１９に接続され、ＭＰＲ１６の外部のホストコンピュー
タ２１、あるいはパーソナルコンピュータ（ＰＣ）２２
との通信を制御する。

第５図にシリアルデータ通信制御装置（ＤＣＣ）の構成
ブロック図を示す。同図において、２３はＭＰＵ、２４
はＲＯＭ、２５はＲＡＭである。２６は中央制御装置（
ＣＣ）１７からのコマンドを受信するための、例えば８
ビツトのコマンドレジスタ（ＣＭＲ）である。２７は中
央制御装置（ＣＣ）１７ヘステータスを送信するための
、例えば８ビツトのステータスレジスタ（ＳＴＲ）であ
り、外部出力端子を備え、自己テストのときには試験結
果表示レジスタとして動作する。

１、、　ＣＮ　Ｔ　２８は回線制御部であり、回線デー
タのシリアル←パラレル変換による送信を制御するＬＳ
Ｉであるマルチプロトコルシリアルデータコントローラ
（ＭＰＳＣ）２９、ＭＰＳＣ２９とＲＡＭ２５の間での
ＤＭＡデータ転送を制御するＤＭＡコントローラ（ＤＭ
ＡＣ）３０、および回線（Ｎｏ、　０　、Ｎｏ、　１　
）部の送信データ、受信データの折返し試験をするため
の自己ループ制御回路５ＬＣｏ３１．５ＬＣＩ３２から
構成される。ここで折返し試験とは、送信データと折返
し受信データとを比較することにより自装置と通信相手
装置のいずれが障害を起しているかを見わけるためのも
ので、通信相手装置を接続したとき異常で、内部折返し
試験では正常である場合には相手装置側に障害があるこ
とになる。

第６図は自己テストの試験項目例である。例えばテスト
Ｎ０９０のＭＰＵテストでは、ＭＰＵのレジスタのり一
ド／ライト機能および演算機能のチエツクが行われる。

電源が投入されると、ＲＯＭ２４に格納されているファ
ームウェアによって、Ｎｏ、　ＯからＮｏ、　６までの
試験が順次実行され、その結果はＲＡＭ２５にセーブさ
れる。すべての試験が終った段階で、その結果がステー
タスレジスタ２７にセントされる。

第７図は自己テスト終了後のステータスレジスタ２７へ
の試験結果格納例を示す。同図において８ビツトのステ
ータスレジスタ２７の最下位ビン１’ｂｏから順にテス
ｌ−Ｎｏ、ＯからＮ００６までのテスト結果が格納され
ている。そして各ビットの内容は端子Ｔ０からＴ、まで
に出力され、例えば“Ｈ”レベルを正常終了、　“Ｌｏ
　レベルを異常終了としておけば、ＴｏからＴ６までの
端子の出力を測定器で測定することによって自己テスト
結果を知ることができる。

このテスト結果において、例えばテストＮｏ、４が正常
でＮｏ、　６が異常であれば、Ｎｏ、　１回線のプログ
ラム転送、すなわちＤＭＡ転送でなくＭＰＵ２３のプロ
グラムによるデータ転送が正常で、ＤＭＡ転送が異常と
いうことになり、ＤＭＡコントローラ（ＤＭＡＣ）３０
に障害があることが判り、障害箇所の局所化が可能とな
る。これに対して従来の方式、例えば結果のランプ表示
では、第６図のすべての項目の試験が正常のときに、全
体として゛正常゛の表示がされるのみであり障害箇所の
局所化は不可能である。さらに試験項目を増加させ、あ
るいは適当な試験項目を組み合わせることにより、より
詳細な装置診断が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、装置内部のレジ
スタで外部出力端子を有するものを結果表示レジスタと
して用いることにより、単体での試験が可能となり、さ
らに複数項目のテストにより障害箇所の局所化ができ、
全体としての試験工数の削減に効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の自己テストが行われるデータ処理装置
の実施例図、 第３図は自己テスト項目の例を示す図、第４図は電話交
換システムのブロック図、第５図はシリアルデータ通信
制御装置（Ｄ　ＣＣ）の構成ブロック図、 第６図はＤＣＣの試験項目例を示す図、第７図はステー
タスレジスタへの試験結果格納例を示す図である。 ６．２３・・・マイクロプロセッサ、 ７． ・リードオンリーメモリ （ＲＯＭ） ８、 ランダムアクセスメモリ （ＲＡＭ） ル レジスタ、 ２０　・ シリアルデータ進体制御装置 （Ｄ　ＣＣ） ・ステータスレジスタ。

Claims (1)

1. 【特許請求の範囲】 １）プロセッサを搭載したデータ処理装置（１）におい
   て 該データ処理装置（１）に対して自己テストを実行する
   プロセッサ（２）と、 該自己テストのテストプログラムを記憶するテストプロ
   グラム記憶手段（３）と、 前記自己テストの結果を記憶し、該記憶内容を前記デー
   タ処理装置（１）の外部に出力するための出力端子を備
   えたテスト結果記憶手段（５）とを有することを特徴と
   するデータ処理装置の自己テスト方式。 ２）プロセッサを搭載したデータ処理装置（１）におい
   て、 該データ処理装置（１）に対する診断の目的で該複数項
   目自己テストのテストプログラムを記憶するテストプロ
   グラム記憶手段（３）と、前記複数項目自己テスト実行
   中のテストデータを記憶するテストデータ記憶手段（４
   ）と、前記複数項目自己テストの結果を記憶し、該記憶
   内容を前記データ処理装置（１）の外部に出力するため
   の出力端子を備えたテスト結果記憶手段（５）とを有す
   ることを特徴とするデータ処理装置の自己テスト方式。