JPH02502056A - デジタル・タイムコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタルｅタイムコンバータ 技術分野 本発明はプログラマブルな遅延時間を発生するための回路に関する。

背景技術 現代のコンピュータ制御システムにおいては、デジタル信号（この信号はコンピ ュータ内において内部的に使用される）を、環境を直接に制御ないし測足するた めに使用される様々なアナログ信号へと変換することが頻繁に必要とされる。製 造システムにしばしば用いられている２種類の変換装置は、デジタル・アナログ コンバータ（ＤＡＣ）とアナログ・デジタルコンバータ（ＡＤＣ）とである、こ れらの装置は、環境によって発生されるアナログ信号とコンピュータで使用され るデジタル信号との間の変換を行なうものである。

更に別の、おそらくはそれら２つ程には広く使用されていない変換装置に、デジ タル争タイムコンバータ（ｄｉｇｉｔａｌ−ｔｏ−ｔｉｍｅ　ｃｏｎｖｅｒｔｅ ｒ　）がある、この装置はデジタル信号を受入れてそれに比例する遅延時間を発 生するものである。遅延時間は通常、この装置の出力に発生する２つのパルスの 間の時間差として、或いはトリガ・パルスとこの装置の出力に発生するパルスと の間の時間差として発生される。この種のプログラマブル遅延回路は、しばしば 自動化された試験装置に用いられており、デジタル信号を遅延させるために使用 されている。

デジタル・タイムコンバータは、これまではディスクリートな半導体デバイスか ら製作するのが好都合であり、そのようにして製作されていた。そのような構成 の装置では、変換動作はしばしば、線形的に増加する電圧ないし電流のランプ信 号（ｒａｍｐ　ｓｉｇｎａｌ　）を、スレショルド電圧ないしスレショルド電流 と比較することによって行なわれている。従来の形式のデジタル争タイムコンバ ータのうちのあるものにおいては、精密電圧基準源によって一定のスレショルド 電圧を設定し、このスレショルド電圧を可変勾配のランプと比較することによっ て、遅延時間が発生されている。ランプの勾配は装置をプログラムするデジタル −ワードの値によって設定される。

別の従来形式のコンバータにおいては一定勾配のランプが発生されており、この ランプの電圧を、入力デジタル・ワードに従ってそのレベルが設定される可変ス レシ。

ルドと比較することによって、遅延時間が発生されている。

以上のいずれの形式においても、ランプ電圧の値がスレショルド電圧の値と等し くなったときにパルス信号が発生されるようになっている。ランプ信号の始点に おいて１つのパルス信号が発生されるならば、それら２つのパルス信号の間の経 過時間が、デジタル入力ワードの値に応じて定まる遅延時間に相当することにな る。始点パルスには、ランプ信号の発生を開始させるために使用されているトリ ガ・パルスを充てることも可能である。

デジタル・タイムコンバータの回路をモノリシック集積回路として製作すれば好 都合である。そのようにして製作したデバイスは、同一の回路をディスクリート なデバイスで構成したものと比較して、多くの明白な利点を持っている０例えば 集積回路は寸法がより小さく、より高い信頼性とより優れた性能とを持ち、電力 消費量がより少なく、しかもより安価である。しかしながらデジタル・ツー・タ イム・デバイスをモノリシック集積回路として構成することには、実際上の諸問 題が付随してくる。それらの問題のうちの１つは、温度の変化並びに電源電圧の 変動に対して安定なデバイスを製造しなけらばならないということから来る問題 であり、これは集積回路というものに共通する問題である。温度の変化並びに電 源の変動を補償するという問題の解決には、通常、精密な基準源の使用がその条 件とされる。

第１の問題は、予め計算することのできるランプ信号を得るということにある。

ディスクリートなデバイスによって構成されたデジタル・タイムコンバータにお いては、内部ランプ信号の発生は従来、精密抵抗器の両端子間に精密電圧基準源 を接続することによって発生される安定電流で、コンデンサを充電するという方 法で行なわれている。その種の精密電圧源は、通常は、電圧基準源と、抵抗器と 、それに標準的なフィードバック方式となるように接続された制御増幅器とから 成っている。安定した充電電流が確立されたならば、コンデンサの両端子間の電 圧が、安定したランプ出力を提供するようになる。

第２の問題は、安定したスレショルド値を得るということにある。多くの先行技 術に係る回路においては、スレショルド電圧はデジタル−アナログコンバータ（ ＤＡＣ）によって発生されている。予め計算することのできる動作が確実に行な われるようにするためには、このＤＡＣによる電圧に対しても参照が行なわれ、 そして温度の変化並びに電源の変動によって生じたこの電圧の変動が、温度並び に電源に起因して生じたランプ電圧の変動に追従するように、このＤＡＣ電圧が 制御されなければならない、典型的な従来技術に係る構成においては、ランプ信 号を発生させるために使用されている電圧基準源そのものを用いて、更なる制御 増幅器あるいはランプ電流を測定してＤＡＣに反映させるためのカレントミラー （ｃｕｒｒｅｎｔ　ｍ１ｒｒｏｒ）回路を駆動しており、それによって、スレシ ョルド電圧の変動がランプ電圧の変動に追随するようになっている。

この従来の方式では、集積回路上に、電圧基準源と、制御増幅器あるいはカレン トミラー（このカレントミラーは２つの異なった種類のバイポーラ型のトランジ スタを必要とする）とを構成することが必要とされる。いずれの場合にも、その 集積回路は高価なものとなり、その製造はより困難なものとなる。

この問題は更に複雑なものとなっており、その原因は、典型的な構造においては ランプ電圧を発生させるために用いられる抵抗器とコンデンサとが集積回路の外 部に外付けされているということにあり、これは、ユーザがランプ勾配を、従っ てその回路についての時定数を、容易に変更できるようにするためである。しか しながらスレショルド電圧は通常、集積回路の内部素子の値によって決定されて おり、この内部素子の値は外付けされたランプ用の素子における温度の変化並び に電源の変動には追従しないことがある。

従って本発明の目的は、モノリシ７り集積回路として容易に製作することのでき るデジタル・タイムコンバータを提供することにある。

本発明の別の目的は、内部的な電圧基準源及び制御増幅器を使用することを必要 としないデジタル拳タイムコンバータを提供することにある。

本発明の更に別の目的は、完全に１種類のバイポーラ型のトランジスタだけで製 作することのできるデジタル・タイムコンバータを提供することにある。

本発明の更に別の目的は、温度の変化並びに電源の変動に対して補償されており 、温度の変化並びに電源の変動に関係なく安定した出力を発生するデジタル・タ イムコンバータを提供することにある。

本発明の更に別の目的は、安価に製造することのできるデジタル・タイムコンバ ータを提供することにある。

発明の開示 以上の問題並びに以上の目的は、デジタル・タイムコンバータがランプ発生回路 とＤＡＣ回路とを含んでいる本発明の一実施例によって、解決され達成されてい る。

ランプ発生回路の入力部とＤＡＣ回路の入力部とは電圧結合回路に接続されてお り、この電圧結合回路は、温度の変化並びに電源の変動により生じたランプ電圧 の変動が、ＤＡＣによって発生されるスレショルド電圧の変動に、確実に追従す るようにしている。従って、温度の変化並びに電源の変動によって生じる出力の 変動は、ランプ電圧とスレショルド電圧との両方の中に存在するコモン・モード 信号として発生する。それらの電圧は差動比較器によって比較され、この差動比 較器はコモン・モード信号を拒絶すると共に差分を増幅して出力パルスを発生す る０以上のようにして、精密な電圧基準源、制御増幅器、並びにカレントミラー を備える必要を除去している。

更に詳細に説明すると、ランプ信号は、精密抵抗器により制御された電流でコン デンサを充電することによって発生されている。これらのコンデンサと抵抗器の 画素子は集積回路の外部に外付けされており、そのためランプ電圧勾配を容易に 調節することができるようになっている。

ＤＡＣは、複数の、スイッチングされる。並列に接続され２追加重された（倍々 となるように重みを付けられた）電流源として動作する。それらの電流源は、デ ジタル入力ワードに基づいて、ＤＡＣの出力部へ接続されるか、あるいは電源ヘ シャントされるか、いずれかが回旋とされている。ＤＡＣの出力部を通って流れ る電流は、抵抗器を通って流れ得るようにしてあり、また、デジタル拳ワードの 値に応じてその値が定まるスレショルド電圧を発生するために用いられている。

しかしながら。

ＤＡＣを通って流れる合計電流はデジタル・ワードの値とは無関係、即ちデジタ ル拳ワードの値からは独立しており、そして、基準抵抗器を通って延在している 回路網に応じて定まるものとなっている。この基準抵抗器の両端子間に発生する 電圧は、ＤＡＣ電流の中の、温度に起因して引き起こされる変動と電源による変 動とを表わすものとなっており、従って、その変動に対応する、ＤＡＣ電流によ って発生されているスレショルド電圧の中の、温度並びに電源に起因して引き起 こされる変動を表わすものとなっている。

ランプ電圧を発生するために用いられている抵抗器の両端子間に発生する電圧は 、電圧結合回路によって、基準抵抗器の両端子間に発生する電圧に追従させられ ている。コンデンサの充電電流はランプ抵抗器の両端子間に発生する電圧によっ て決定されるものであるから、温度の変化並びに電源の変動に起因するＤＡＣ電 流のいかなる変動も、それに対応する充電電流の変動を生じさせることになる。

従って、温度並びに熱に起因して引き起こされるそれらの変動は、差動出力比較 器にとってのコモン・モード信号として発生し、そして拒絶される。これによっ て、回路の動作に及ぼす温度並びに電源の影響が極めて小さくなっている。

更には、ＤＡＣを流れる電流を設定するために使用される回路の諸々の偵は、Ｄ ＡＣ電流が絶対温度に比例するように（Ｉ！ｒｏｐｏｒｔｉｏｎａｌ　！Ｏａｂ ｓｏｌｕｔｅ　！ｅｍｐｅｒａｔｕｒｅ：ＰＴＡＴ）選択される。値をそのよう に選択することによってＤＡＣの内部バイアスが著しく簡明化され、通常必要と される制御増幅器が不必要となっている。

この回路のその他の特徴には、入力回路部に関するものがある。この回路部はリ セット時間を短縮するように設計されており、それによって、このデジタル争タ イム回路の高速動作が可能とされている。

図面の簡単な説明 第１図は、本発明に係るデジタル・タイムコンバータ回路のブロック回路図であ る。

第２図は、トリガ／リセット・フリップフロップ回路部の詳細な電気回路図であ る。

第３図は、ランプ発生回路と電流結合回路とから成る回路部の電気回路図である 。

第４図は、電流結合回路の簡略化した電気回路図である。

第５図は、出力比較器回路の電気回路図である。

チ部の詳細な電気回路図である。

第９図は、デジタルＱアナログコンバータの配線の一部分である。

第１０図は、全体の回路を構成するための、第２図。

第３図、及び第５図〜第９図の配列の仕方を示している。

第１１図は、この回路で用いられているレベル・シフティングφデバイスの等価 回路図である。

発明を実施するための最良の形態 本発明に係るデジタル会タイムコンバータは、トリガ入力部、リセット入力部、 最小遅延出力部、並びにプログラム遅延出力部を備えている。トリガ入力部へは 、回路をトリガするためのポジティブ・ゴーイング・エツジ信号（ｐｏｓｉｔｉ ｖｅ−ｇｏｉｎｇ−ｅｄｇｅ　５ｉＢａｌ）が入力される。

この回路の動作が完了する以前に不適当な再トリガが行なわれることのないよう に、内部回路部がそれを防止している。この回路がトリガされた後に、モして伝 搬遅延の後に、最小遅延出力部にパルスが発生される。このパルスは、デジタル ・アナログコンバータにおける、ゼロ状態の基準を得るためのアナログ接地（ａ ｎａｌｏｇ　ｇｒｏｕｎｄ）と同じように利用される（この回路においてはゼロ 状態とはゼロ遅延である）、続いて、（リードＢ］〜Ｂ８上の）デジタル入力ワ ードの値に応じて定まるプログラム遅延出力部 部に発生する０以上の２つのパルスの間の経過時間が、この装置によって発生さ れる遅延時間に相当している。

リヤー２ト入力はトリガ入力に対して優位にある。リセット入力が存在している 間は装置をトリガすることは不可能であり、また、装置が既にトリガされていた 場合には、装置はリセット状態になる。

更に詳しく説明すると、第１図に示すように、この装置へは、差動形、またはシ ングルエンド形のエミッタ結合ロジック（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ−１ ｏｇｉｃ：Ｅ　ＣＬ　）信号が入力され、この信号は装置のトリガ入力部１００ へ供給される。リード１００上のトリガ信号は、入力／ランプ開始回路部１０６ へ供給される。立上りエツジ部が検出されると、ランプ開始回路部がコンデンサ １２０の充電を制御する。このコンデンサ１２０は、以下に説明するように、プ ログラムド時間を発生させるために用いられるランプ電圧を発生する。

回路部１０６は更にリセット・リード１０８上の信号にも反応するが、ただしこ の回路部のトリガ部分の動作とは異って１回路部１０６はリセット信号のエツジ 部ではなくそのレベルに対して反応するように設計されている。リセット・リー ド１０８にｒハイ」状態のリセット信号が供給されると、コンデンサ１２０の充 電は停止され１回路はトリガ入力の状態の如何にかかわらず、また回路自体の状 態とも無関係に、リセットされる。

ランプ開始回路部は、活性化されたならば、普段はトランジスタ１１６へ供給さ れているリード１１４上のベース駆動信号を消滅させる（トランジスタ１１６は 、静止状態にあるときには常時ｒオン」になっており、タイミング・コンデンサ １２０を短絡させている）、シかしながら、ランプ開始回路部が活性化されると 、同回路部は「ロー」状態の信号をトランジスタ１１６のベースへ供給し、それ によってトランジスタ１１６は「オフ」状態になる。するとコンデンサ１２０は 電圧結合回路１２２と抵抗器１２４とを介して、ＶＣＣ１１８からの充電を開始 する。

以下に詳細に説明するように、回路１０６は、リセット信号が検出されたときに はトランジスタ１１６がオンに転じるのを促進することよって、回路のリセット 時間を短縮するように設計されている。リセット時間はサイクルの全体の時間の うちのかなりの部分を占めているため動作の高速化に役立つ。

コンデンサ１２０の両端子間の電圧は比較器１３８によって最小遅延電圧と比較 され、それによって最小遅延出力が発生される。この最小遅延電圧は抵抗器１１ ７の両端子間に発生される。抵抗器１１７の両端子間の電圧は以下に詳細に説明 する電圧結合回路１２２によって決定されている。同回路が静止状態にあるとき には電流源１２７が「オフセット」を発生させており、このオフセットは出力比 較器１３Ｂを「オフ」状態に保持し、それによってその出力が不定状恩になるこ とを防止する。しかしながらコンデンサ１２０が充電されると、このコンデンサ の両端子間の電圧は速やかにこのオフセット電圧を超え、それによって比較器１ ３８は「ハイ」状態であるＭＤＯ信号の状態へとシフトし、このＭＤＯ信号はこ の装置な内部全体に対して、最小伝搬遅延を指示する信号である。既に述べたよ うにこの「ハイ」状態のＭＤＯ信号は、一般的なデジタル・アナログコンバータ のゼロ電圧の基準としてアナログ接地が用いられているのと同じように、ゼロ時 刻の基準として用いることができる。

コンデンサ１２０の両端子間の電圧はこのコンデンサが充電されるにつれて上昇 し、そしてついには、プログラムド遅延出力信号（ｐｒｏｇｒａｍｍｅｄ　ｄｅ ｌａｙ　ｏｕｔｐｕｔ信号：ＰＤＯ信号）を発生させる。リード１３４上のこの ＰＤＯ信号は比較器１３２によって発生され、この比較器はその入力部１３５が タイミング・コンデンサ１２０とスレシ、ルド回路とに接続されており、このス レショルド回路は、ＤＡＣ１２８、抵抗器１１９、及び電流源１２７によって構 成されている。

以下に詳細に説明するように、ＤＡＣ１２８へはデジタル・ワードを表わすＴＴ Ｌ信号が、その入力部１３０へ入力されている。このデジタル・ワードは、リー ド１３１上に発生されるレベル反応形のラッチ信号によって、コンバータ１２８ の内部にラッチされる。ＤＡＣ１２８は、その作用の面からは、複数の並列に接 続され２追加重された（倍々となるように重みを付けられた）電流源１２９と見 られる。上記デジタル・ワードに応答して、コンバータ１２８は、これらの電流 源を電Ｓｔ圧１１８と抵抗器１１９とのいずれか一方へ接続する。これらの並列 な電流源の各々を流れる電流の大きさは、このＤＡＣ内の素子と電圧結合回路１ ２２内の素子とによって決定されており、そのため合計ＤＡＣ電流はデジタル・ ワードとは無関係に独立している。抵抗器１ｉ９を通って流れる部分の電流の大 きさは、デジタル拳ワードの値によって決定されると共に更に合計ＤＡＣ電流に も比例しており、その理由は、この部分の電流は、並列に接続された複数の電流 源のうちの選択された電流源を通って流れる電流から成っているからである。抵 抗器１１９を流れるこの電流が、点１２５にスレショルド電圧を発生させる。こ のスレショルド電圧の値は抵抗器１１８に接続される電流源の組合わせによって 定まり、更にこの電流源の組合わせは、デジタル・ワードの値と合計ＤＡＣ電流 とに応じて定まるものである。

ＤＡＣを通って流れる合計電流は、ＤＡＣ内の素子、電圧結合回路１２２内の素 子、及び抵抗器１２６によって決定される。詳細に説明すると、ＤＡＣ電流は基 準抵抗器１２６を通って流れることによって基準電圧ＶＡを発生しており、従っ てこの電圧ＶＡは、温度の変化並びに電源の変動によって引き起こされるＤＡＣ 電流の変動を表わすものである。抵抗器１１９を流れる電流は合計ＤＡＣ電流に 比例するため、抵抗器１１９の両端子間に発生するスレショルド電圧は基準電圧 ＶＡに比例し、従って温度の変化並びに電源の変動によって引き起こされたスレ ショルド電圧の変動は基準電圧ＶＡの変動として表わされる。

本発明に従って、電圧結合回路１２２は、ランプ抵抗器１２４の両端子間に発生 する電圧ＶＢが、基準電圧ＶＡと等しくなるようにする構成とされている。従っ てランプ発生用コンデンサ１２０を充電する充電電流とその充電の結果発生する ランプ電圧とは、電圧ＶＢに応じて定まり、そしてこの基準電圧ＶＢは基準電圧 ＶＡに等しい、従って抵抗器１１９の両端子間に発生する内部スレショルド電圧 の変動は、それに対応するランプ電圧の変動と同じ外観を呈する０点１２５に発 生しているスレショルド電圧と点１２３に発生しているランプ電圧との双方が差 動比較器１３２に供給されているため、温度の変化、電源の変動、或いは素子の 変動に起因するあらゆる電圧の変動は、この差動比較器１３２へのコモン・モー ド信号として発生し、そして拒絶される。

比較器１３２は、点１２３のランプ電圧が点１２５のスレショルド電圧に達した ならば出力を発生する。このとき、リード１３４上には「ハイ」信号が発生し、 この「ハイ」信号が、ＭＤＯ信号（またはトリガ信号）の発生からのプログラム ド遅延時間を表わす。

ＭＤＯ信号を発生する回路の場合と同様に１点１２５にはオフセット電流源１３ ６が接続されている。電流源１３６は、コンデンサ１２０並びにコンバータ１２ ８からの信号が存在していないときには、比較器１３２を「オフ」状態に保持し ている。

第２図はトリガ／リセット争フリップフロップと入力信号比較器回路とから成る 回路部の詳細な電気回路図を示している。既に述べたように、トリガ／リセット ・フリップフロ７プは、トリガ入力が立上りエツジ部反応形であり、また、リセ ット入力がレベル反応形で且つトリガ入力に対し優位にあるように構成されてい る。この回路部はシングルエンド形と差動形とのいずれの入力形式でも利用でき るように構成されている。シングルエンド形入力の場合には、使用されない方の 入力端子は内部抵抗器によってエミッタ結合ロジック（Ｅ　ＣＬ）の中央電圧（ ＶＢＢ）ヘプリングされる０例を挙げれば、セット入力をシングルエンド形の作 動方式とするために、抵抗器Ｒ１４８がセット１入力端子を中央電圧ＶＢＢヘブ リングしている。

中央電圧ＶＢＢはトランジスタＱ２４９によって確立されている。更に詳細に説 明すると、トランジスタＱ２４９のベースは、抵抗器Ｒ１３８、ダイオードＱ２ ５０及びＱ２５１、並びに抵抗器Ｒ１３９から成る分圧回路によってアースと負 電圧電源（Ｖ　Ｅ　Ｒ）との間の電位に保持されている。このようにされている ことから、このトランジスタＱ２４９のエミッタが、抵抗器Ｒ１４０を流れる電 流によってＥＣＬ中央電圧を確立している。トランジスタのうちの幾つかは、そ のトランジスタ記号の横にｒＡＪという表示が付されていることに注意されたい 、この表示は相対的なエミッタ面積を表わしている。従って「２Ａ」という表示 が付されたトランジスタは表示「Ａ」が付されたトランジスタの２倍のエミッタ 面積を有している１表示が付されていない場合は１表示ｒＡＪが付されたトラン ジスタと同等の面積のトランジスタを表わしている。

セット入力へ「ハイ」信号が供給されると装置がトリガされる。この「ハイ」信 号はトランジスタＱ４０９のベースへ供給される。トランジスタＱ４０９とＱ４ １０とは、公知のエミッタ結合差動回路を成すように接続されている。この回路 では、これら双方のトランジスタのエミッタが、所定量の電流を流す電流源に接 続されている。更に詳細に説明すると、この電流源はトランジスタＱ４２４によ って構成されている。トランジスタＱ４２４のベースは電圧源に接続されており 、この電圧源の出力はトランジスタＱ２０３（第４図に示す）によって駆動され ている。この結果、トランジスタＱ４２４のエミッタは所定の電位に固定されて おり、そのため所定の、一定の電流がレジスタＲ４２０を通って負電圧源ＶＥＲ へ流されている。

再びエミッタ結合差動対であるＱ４０９及びＱ４１０に説明を戻すと、一般的な 動作方式に従い、トランジスタＱ４０９が「オン」状態になると、このトランジ スタＱ４０９が電流源によって流されている全電流を通すようになる。従ってト ランジスタＱ４１０は「オフ」にされる。

トランジスタＱ４１０が「オフ」にされると抵抗器Ｒ４０７がトランジスタＱ４ １１のベースを「ハイ」状態ヘブリングしてこのトランジスタＱ４１１を「オン 」にする、「オン」になったトランジスタＱ４１１は「ハイ」信号をトランジス タＱ４１６のベースへ供給してこのトランジスタＱ４１６をｒオン」にする、ト ランジスタＱ４１２、Ｑ４１３、Ｑ４１５、及びＱ４１６はフリップフロップを 構成するように接続されており、トランジスタＱ４１６がｒオン」になると、こ のトランジスタＱ４１６はトランジスタＱ４１３のベースを「ロー」状態ヘプリ ングし、更にこのトランジスタＱ４１３がトランジスタＱ４１５のベースを「ロ ー」状態ヘブリングしてこれを「オフ」にする。

トランジスタＱ４１５が「オフ」になると、それによって、抵抗器Ｒ４０８が、 トランジスタＱ４１２（７）ベースを「ハイ」状態ヘプリングしてこのトランジ スタＱ４１２を「オン」にすることが可能となり、このトランジスタＱ４１２は トランジスタＱ４１６をｒオン」状態に保持する。

トランジスタＱ４１６のベースへは、更にトランジスタＱ１５７のベースも接続 されており、そのため。

Ｑ４１２〜Ｑ４１６のフリップフロ７プがセット状態にされたときには、トラン ジスタＱ１５７もｒオン」にされる、以下に説明するように、このトランジスタ Ｑ１５７のコレクタはランプ発生回路部に接続されているため、トランジスタＱ １５７がｒオン」にされるとランプの発生が開始される。

Ｑ４１２〜９４１６のフリップフロップが「セット」されると、トランジスタＱ ４１５及びトランジスタ９１５６（）ランジスタＱ４１５に並列に接続されてい る）の双方が「オフ」にされる、トランジスタＱ１５６が「オフ」になると、そ れによって、抵抗器Ｒ４０１がトランジスタＱ４０１のベースを「ハイ」状態へ プリングすることができるようになる。この後者の動作によって、トランジスタ Ｑ４０２、Ｑ４０３、Ｑ４０６、及びＱ４０７によって構成されているフリップ フロップがセットされる。このＱ４０２〜Ｑ４０７の７リツプフロツプは、ｒセ ット」されたならばＱ４０８をｒオン」にし、このＱ４０ｇがトランジスタＱ４ １１のベースをｒロー」状態へプリングする。これによってトランジスタＱ４１ １は抑止され、トリガ入力部の不適当な再トリガが防止される。

既に述べたように、リセット入力部へ供給されるリセット信号はトリガ入力部へ 供給される信号に対して優位にある。従って、リセット入力部へ「／＼イ」状態 のりセット信号が供給されているときにはコンバータ回路をトリガすることは不 可能となっており、また、このフンｌく−タ回路が既にトリガされていたならば 、このトリガ回路はリセットされる。

本発男の一局面に従って、リセット回路部はトランジスタＱ１５７を速やかに「 オフ」状態とし、それによって回路をリセットするように設計されている。この 急速な「オフ」状態への転換は、リセット信号が発生した際に即座にトランジス タＱ１５７ヘコレクタ電流を供給することによって達成されている。これに続い てトリガを行なうフリップフロップがリセットされ、それによって回路がリセッ ト状態に保持される。更に詳細に説明すると、リセット入力部へ供給された「ノ 飄イ」状態の信号はトランジスタＱ４２９のベースへ供給されてこのトランジス タをｒオン」にする、トランジスタＱ４２８とＱ４２９とはエミッタ結合差動対 を成すように接続されており、従って、トランジスタＱ４２９が「オン」になる とトランジスタＱ４２８は「オフ」になる、トランジスタＱ４２８が「オフ」に なると、このトランジスタＱ４２８はトランジスタＱ１５７のコレクタ電流をゼ ロにしくトランジスタＱ１５６及びＱ１５７へ流れる電流はトランジスタＱ４２ ８を通るからである）、そのためトランジスタＱ１５７は急速に「オフ」になっ てランプ発生回路をリセットする。

更には、「ハイ」状態のリセット信号はトランジスタＱ４１９のベースへも供給 されてこのトランジスタを「オン」にする、トランジスタＱ４１８とＱ４１９も エミッタ結合差動対を成すように接続されており、そのためトランジスタＱ４１ ８が「オフ」になる、この後者の動作によって、抵抗器Ｒ４１２がトランジスタ Ｑ４３０のベースを「ハイ」状態へブリングし、Ｑ４１２〜Ｑ４１６の２リツプ フロツプをリセットして、回路をリセット状態に保持する。Ｑ４１２〜Ｑ４１６ のフリー、ブフロップがリセットされるときにはＱ４０８もｒオン」にされ、こ の動作によって９４１１のベースが「ロー」状態ヘブリングされ、更にまたこれ によって５　トリガ・パルスによるシステムの再トリガが禁止される。

ランプ発生回路と本発明の電圧結合回路とを含む回路が第３図に詳細に示されて いる。ランプ発生回路はタイミング・コンデンサＣ５とタイミング抵抗器ＲＳと から構成されている。電圧結合回路はトランジスタＱ１７４〜Ｑ１８０から構成 されている。既に述べたように、トリガ／リセット争フリップフロップが「セラ トコされると、ランプ発生が開始する。更に詳細に説明すると、トランジスタＱ １５７（第２図）がｒオン」になるとトランジスタＱ１５８のベースが「ロー」 状態ヘブリングされ、このトランジスタＱｌ　５８は「オフ」にされる、このト ランジスタＱ１５８は、通常はタイミング・コンデンサＣ５を短絡している。従 ってトランジスタＱ１５８が「オフ」になるとコンデンサＣ５は充電を開始する ことができ、この充電は、ｖＣＣから、トランジスタＱ１６４、Ｑ１６８．抵抗 器Ｒ１４１、トランジスタＱ１７４．９１７Ｂ、そしてタイミング抵抗器ＲＳを 通って供給電圧ＶＥＥへ至る経路を介して行なわれる。

トランジスタＱ１６４及びＱ１６８は分流回路の一部分としての機能を果たして いるが、これに対してトランジスタＱ１７４及びＱ１７８は、以下に詳細に説明 するように、タイミング◆コンデンサの充電電流が、温度の変化並びに電源の変 動によって生じたＤＡＣ電流の変動に確実に追従するように、従って、ランプ電 圧がスレショルド電圧に確実に追従するようにするという機能を果たしている。

制御トランジスタＱ１５７（第２図）が「オフ」になりランプ発生回路がリセッ トされている間、トランジスタＱ１５８のベース電圧の上昇を遅延させるために 、このトランジスタＱ１５８のベースにはコンデンサＣ１が接続されている。こ のコンデンサＣ１によって発生される小さな遅延は、リセット動作の間にトラン ジスタＱ１５８がコンデンサＣ５を充電することによってこのトランジスタＱ１ ５８が飽和してしまうことのないように、防止をするために必要なものである。

このコンデンサＣ１は以上のようにして、ランプ・リセットのサイクルを高速化 している。

コンデンサＣ５の両端に発生するランプ電圧はトランジスタＱ１５９のベースへ 供給され、このトランジスタＱ１５９はエミッターフォロワとして機能している 。ランプ信号はこのトランジスタＱ１５９のエミッタからダイオードＱ２６５を 介して点Ａへ供給される。この点Ａの信号は、出力比較器回路へ供給される信号 のうちの１つである。ランプ電圧を遅延時間へ変換するために、このランプ電圧 は、ＤＡＣによって発生されるスレショルド電圧と比較される。以下に詳細に説 明するように、このスレショルド電圧はトランジスタＱ１６１のベースに発生し 、このトランジスタＱ１６１（これはエミッタ・フォロワとして機能している） を通り、更にダイオードＱ１６０及びＱ２６６を介して点Ｂへ供給される。この 点Ｂの信号は、出力比較器回路によって点Ａの信号と比較される。ランプ勾配と 、ランプ開始初期電圧と、スレショルド電圧とが既知であるため、予め計算する ことのできる遅延時間を発生することが可能となっている。

更に詳細に説明すると、スレショルド電圧は、ＤＡＣによって抵抗器Ｒ７Ｂを通 して流される電流によって発生される。以下に詳細に説明するようにこのＤＡＣ は、複数の内部電流源を抵抗器Ｒ７６と電源とのいずれかへ選択的に接続するこ とによって、デジタル中ワードの値を、抵抗器Ｒ７６を流れる所定の電流へと変 換する。それらの内部ＤＡＣ電流源は、合計ＤＡＣ電流の２進約数（２分の１． ４分の１１８０．となる約数）の重みを付けられており、この合計ＤＡＣ電流は デジタル・ワードの値からは独立している。従って、スレショルド電圧の値は、 抵抗器Ｒ７６に接続されている電流源の組合わせに応じて、その組合わせの通り に定まるものではあるが、しかも常に合計ＤＡＣ電流に比例している０合計ＤＡ Ｃ電流は、ＤＡＣから、電圧結合回路のトランジスタＱ１７５及びＱ１７９と基 準抵抗器Ｒ８４とから成る経路を通って、電源電圧ＶＥＥへと流れている。従っ て、基準抵抗器Ｒ８４の両端子間の電圧はスレショルド電圧に比例する。

本発明の別の一局面に従って、トランジスタＱｌ　７４〜Ｑ１７９から成る電圧 結合回路は、ランプ発生用抵抗器Ｒ９の両端子間の電圧が確実に基準抵抗器Ｒ８ ４の両端子間に発生する電圧に等しくなるようにしている。従ってランプ発生用 抵抗器ＲＳの両端子間の電圧は、基準抵抗器Ｒ８４の両端子間の電圧の変動に追 従する。

電圧結合回路の動作は、同回路の簡略化した回路図である第４図を参照すること によって理解される。第４図に関しては、点４００を始点とし、矢印４０２の方 向に回路のループを巡ることによって、この回路のループを１周する電圧につい ての簡単な等式を作成することができる。

更に詳細に説明すると、この経路は１点４００を出発したならば抵抗器Ｒ８４を 通り、トランジスタＱ１７９のエミッターベース間電圧、トランジスタＱ１７７ のエミッターベース間電圧、トランジスタＱ１７４のエミッターベース間電圧、 ダイオードＱ１７５の両端子間の電圧降下、トランジスタＱ１７６のベース−エ ミッタ間電圧、トランジスタＱ１７８のベース−エミッタ間電圧、そして抵抗器 ＲＳの両端子間の電圧降下を通って、電源電圧ＶＥＥへ、即ち点４６０へ戻る。

ここで、スレシ、ルド電流がＩｔ　（矢印４０４の方向へ流れている）で。

コンデンサ充電電流がＩＳ　（矢印４０６の方向へ流れている）であるとすれば 、この電圧ループについての等式を作成することによって以下の式が得られる。

−Ｖ　Ａ　＋　Ｖ　ｂｅ（Ｑ１７９）＋　Ｖ　ｂｅ（Ｑ１７？）＋　Ｖ　ｂｅ（ Ｑ１７４）−Ｖｂｅ（Ｑ１７５）　−Ｖｂｅ（Ｑ１７６）　−Ｖｂｅ（９１７８ ）＋　Ｖ　Ｂ　＝　Ｏ（１）トランジスタＱ１７５とＱ１７９とは直列に接続さ れているため、トランジスタＱ１７６へ流れるベース電流を別とすればこれらの トランジスタＱ１７５と９１７９のコレクタ電流は略々等しい、トランジスタＱ １７６はエミッタ・フォロワとして機能するものであるため、このトランジスタ Ｑ１７６が通常のゲインを有するものであれば、そのベース電流はトランジスタ Ｑ１７５及びＱ１７９のコレクタ電流と比較して小さく、無視することができる 。それゆえ、１次の近似においてはトランジスタＱ１７５とＱ１７９を通って流 れる夫々のコレクタ電流は互いに等しく、従って、これらのトランジスタＱ１７ ５とＱ１７９の夫々のベース−エミッタ間電圧は略々等しい、同様に、トランジ スタＱ１７４とＱ１７８の夫々のベース−エミッタ間電圧は略々等しく、更に、 トランジスタＱ１７６とＱ１７７の夫々のベース−エミッタ間電圧についても同 様である。これらの同値関係が存在するために、上式（１）は以下のように変形 される。

−ＶＢ＋ＶＡ＝　Ｏ（２） 徒って、 ＶＡ＝ＶＢ　（３） 以上に加えて、１次の近似によれば、基準抵抗器Ｒ８４を通って矢印４０４の方 向へ流れる電流ｉｔについても、電源から抵抗器Ｒ７６を通ってＤＡＣの中を流 れるか、或いは電源から直接ＤＡＣの中を流れるかの、いずれかであるといえる 、ここで、ＤＡＣ電流のうちの一部分Ｋが、ＤＡＣの働きとデジタル・ワードの 値とによって抵抗器Ｒ７６を通るように経路を定められているものとすれば、点 Ｂにおけるスレショルド電圧ＶＤは基準電圧ＶＡに比例する。

ＶＡ＝　Ｉ　ｔ　＊Ｒ８４（４） 且つ。

ＶＤ＝に＊Ｉｔ　零Ｒ７６（５） 従って、ｒｔを消去すれば。

ＶＤ＝に＊ＶＡ＊Ｒ７６／Ｒ８４（６）従ってスレショルド電圧は、１次の近似 によれば基準電圧に比例していることが理解される。比例定数は２つの抵抗器の 抵抗値に応じて定まるため、それらの両方の抵抗器が拡散抵抗として形成されて おりしかも略々同一の温度係数（ＴＣ）を有する場合には、それらの抵抗器のＴ Ｃは打ち消し合い、電圧ＶＤと電圧ＶＡとの比には影響しない。

コンデンサ充電電流は、電圧ＶＢを抵抗器ＲＳの抵抗値で割った値に比例してい る。電圧ＶＢは強制的に基準電圧ＶＡの値と等しくされているため、このランプ −コンデンサ充電電流に対しては、従ってランプ電圧に対しては、スレショルド 電圧のものと同一の温度並び電源に起因する変動が１強制的に印加される。

これらのランプ電圧信号とスレショルド電圧との両方が効果的に差動比較器回路 へ供給され、それによってプログラムド遅延出力が発生される。温度、電源、並 びにベース−エミッタ間電圧によって引き起こされるこれらのランプ電圧及びス レショルド電圧の変動は、この出力比較器回路にとってはコモン・モード信号で あり、そのため拒絶される。従って温度並びに電源に起因するプログラムド遅延 の変動は、１次の近似によれば、外付けされているタイミング用の素子ＲＳ及び Ｃ５の夫々のＴＣのみの関数である。同様に電ｆｉ（ＶＥＥ）の変動も出力比較 器にとってのコモン・モード信号として発生し、同じく拒絶される。

等式（２）、（３）、（５）及び（６）に示されている同値関係は、ベース電流 の影響のために、１次の近似でしかない、特に、トランジスタＱｌ　７８と９１ ７９とは、この結合回路の反対側の脚部（縦半分の部分）から有限のベース電流 を引き出している０図示例の回路においては、それらのベース電流の影響は、ベ ース電流の流れを小さな値に減少させるエミッタ争フォロワＱ１７６及びＱ１７ ７を使用することによって低減されている。

基準電圧ＶＡに対する電圧ＶＤの比例精度は、トランジスタＱ１７４のベース接 続部に抵抗を付加することによって更に補償される。この抵抗が挿入されておら ず、このトランジスタＱ１７４のベースが（第４図に図示されているように）ト ランジスタＱ１７５のコレクタに直接接続されている場合には、ＤＡＣから流れ 出す電流は完全にはＩｔと等しくならず、その理由は、トランジスタＱ１７４が ベース電流を余計に引き出すからである。

従ってＤＡＣ電流は、幾らかの電流が余計に加算されているために１本来あるべ き値より大きくなっている。

この影響を補償するためには、抵抗（第３図に抵抗器Ｒ８１として示されている ）がトランジスタＱ１７４のベース経路に挿入される。トランジスタＱ１７４の ベースは（トランジスタＱ１７９、Ｑ１７７、及びＱｌ　７４のベース−エミッ タ間ダイオード部の電圧降下Ｖｂｅによって）基準電圧ＶＡに対して相対的に固 定されているため、この抵抗器はＱ１７９のエミッタの電圧を、この抵抗器の抵 抗値にベース電流を乗じた積に等しい値だけ低下させる効果を持っている。この 補償用抵抗器の抵抗値が基準抵抗器Ｒ８４の抵抗値と等しければ、この電圧の低 下がベース電流の影響をちょうど打ち消すことになる。

出力比較器によって補償される別の変動に、トランジスタＱ１５８のコレクタ電 流の変動に起因するこのトランジスタＱ１５８のベース−エミッタ間電圧の変動 がある。この、トランジスタＱ１５８のコレクタ電流の変動は、例えば、ユーザ によって装着されるＲ９の変動によって引き起こされることがある。斯かる変動 を補償するために、（以下第３図について説明する）ランプ電圧とスレショルド 電圧とが互いに等価の経路を介して出力比較器に接続されている。それらの経路 は、ランプ信号についてはＱ１５８、Ｑ１５９％及びＱ２６５から成る経路、ス レショルド信号についてはＱ１６１．Ｑ１６０、及びＱ２６６から成る経路であ る。トランジスタＱ１６５とＱ１６６とは電流源として機能し、互いに等しい電 流を流しており、それらの両型流は抵抗器ＲＳの抵抗値に比例している。従って 、ＲＳの変動はランプ信号とスレショルド信号の両方にコモン・モード信号とし て現われ、そして出力比較器によって拒絶される。

デジタル・ワードの備にはよらない最小遅延出力信号（ＭＤＯ信号）を発生させ るために、トランジスタＱ１６３のベースに接続された抵抗器Ｒ７７によって。

独立したＭＤＯスレショルドが設定されている。このスレショルド電圧はダイオ ードＱ１６２及びＱ２６７を介して点Ｃへ供給されており、この点Ｃは最小遅延 出力比較器（ＭＤＯ比較器）への入力部である。−このＭＤＯ比較器は、ＭＤＯ スレショルド電圧をランプ信号の値と比較してＭＤＯ信号を発生する。

トランジスタＱ１７２及びＱｌ　７３はオフセット電流源として機能している。

これらのトランジスタは、プログラムド遅延出力とＭＤＯ比較器とが、静止状態 において確実に所定の状態にあるようにするために用いられている。トランジス タＱ１７２及びＱ１７３は１回路が静止状態にあるときにＭＤＯ比較器とプログ ラムド遅延出力比較器との両方を「ロー」出力状態とするのに充分なだけの電流 を、夫々、抵抗器Ｒ７６とＲ７７とを介して流している。

プログラムド遅延出力信号とＭＤＯ信号の双方のための出力比較器回路部が第５ 図に示されている。ＭＤＯ信号のための比較器回路とプログラムド遅延出力のた めの比較器回路とは同一構成であり、従って一方の回路のみを詳細に説明するこ とにする。

プログラムド遅延出力比較器（ＰＤＯ比較器）は。

第１段を成す差動入力回路（トランジスタＱ１８１〜Ｑ１８６から成る）、レベ ル−シフタＱ１８９及びＱ１９０．第２段を成す差動増幅回路（トランジスタＱ １９３及びＱ１９４）、並びに出力駆動部Ｑ１９１及びＱ１９２から構成されて いる。更に詳細に説明すると、トランジスタＱ１８６のベースへは、第３図の点 Ａに発生されるランプ信号が入力される。トランジスタＱ１８５のベースへは第 ３図の点Ｂに発生されるスレショルド信号が入力される。トランジスタＱ１８５ 及びＱ１８６（第５図）は差動対を構成しており、この差動対が更にトランジス タＱ１８１及びＱ１８２を駆動している。様々なオーバードライブ状態における 出力比較器の伝搬遅延を最小とするために、この入力段には小量のヒステリシス が与えられている。このヒステリシスは、トランジスタＱ１８８によって、トラ ンジスタＱ１８３及びＱ１８４のエミッタを通して少量の電流を流すことによっ て作り出されている。それらの電流の値は、第１段のヒステリシスに第２段のゲ インを乗じた積が出力ロジックの有効スイングと等しくなるような、電流値とな っている。

トランジスタＱ１８１及びＱ１８２のエミッタ上の出力信号は、デバイスＱ１８ ９及びデバイスＱ１９０、並びにそれらのデバイスに組み合わされた抵抗器Ｒ８ ９及びＲ９２によって、レベル拳シフトされる。これらのデバイスの等価回路が 第１１図に示されている。入力信号は、レベルのシフトを行なうツェナー・ダイ オード１１０４を介して出力トランジスタ１１０２を駆動する。このツェナー− ダイオードにバイアス電流を提供するために、抵抗器１１０６が用いられている 。

レベル会シフトされた夫々の信号は、トランジスタＱ１９３とＱ１９４とから構 成された差動増幅器のベースへ供給され、この差動増幅器はそれらの出力信号を 増幅するために使用されている。最後に、それらの出力信号は出力駆動部Ｑ１９ １とＱ１９２の夫々のベースへ供給され、それらの出力駆動部はエミッターフォ ロワとして機能しており、出力信号リードへ出力駆動電流を送出する。

トランジスタＱ２０２〜Ｑ２０６は１以上の差動形デバイスに使用されている電 流源を駆動するための所定の電圧を供給する、電圧バイアス源として機能してい る。

同様に、トランジスタＱ１９８〜Ｑ２０１もまた、種々の差動形デバイスを作動 させている電流源を駆動するための、電圧基準源を提供している。

本発明に係る回路部に使用されているＤＡＣが第６図〜第９図に示されている。

このＤＡＣは基本的には。

複数の、８つの入力回路（それらの入力回路のうちの１つを第６図に示し、その 他の７つ、７００〜７１２を第７図に示す）と、第７図に示す複数の互いに並列 に接続された電流源と、第８図に示すＤＡＣ入カシカラッチ回路ら構成されてい る。第９図は、第７図を第８図に接続する更なる配線を示している。

それらのＤＡＣ入力回路は互いに同一構成であり、それゆえ記載を簡明化するた めにｌづだけについて詳細に説明することにする。それらの入力回路へは、Ｂ１ 〜Ｂ８で示されているリードの上の８つの標準ＴＴＬロジック信号が入力される 。デジタル入力ワードの中の１つのビットが各々の入力回路へ供給される。第６ 図に示す入力回路に関しては、このデジタル信号は入力リードＢｌ上に発生し、 そしてトランジスタＱ３のベースへ供給される。トランジスタＱ３はエミ７り・ フォロワとして機能してトランジスタＱ４を駆動しており、このトランジスタＱ ４のエミッタはトランジスタＱ７のエミッタに接続されている。

ここで、このときトランジスタＱ８がｒオン」状態であるものとすれば、トラン ジスタＱ４とＱ７とは差動対として機能している。「ハイ」状態のデジタル入力 信号は、トランジスタＱ４をｒオン」にする、トランジスタＱ４がｒオン」にな るとトランジスタＱ７は「オフ」になる、トランジスタＱ４とＱ７とはトランジ スタＱｌとＱ２とを制御しており、更にこれらのトランジスタＱｌとＱ２とは、 トランジスタＱ１４とＱ１５とから構成されている電流スイッチ回路を制御して いる。トランジスタＱ１４及びＱ１５は、スレシアル１回路（第３図）内の点り をＤＡＣ回路へ接続するか（デジタル入力ビツトが「ハイ」状態である場合）、 または、スレショルド回路内のこの点りをＤＡＣ回路から遮断する（デジタル入 力ビットが「ロー」状態である場合）かの、いずれかを行なう。

更に詳細に説明すると、トランジスタＱ４は「オン」となることによってトラン ジスタＱ１のベースを「ロー」状態ヘプリングし、それによってトランジスタＱ ｌ（これはエミッタ・フォロワとして機能している）が、トランジスタＱ１４の ベースへ「ロー」状態の信号を供給するようになる。トランジスタＱ７は、自ら が「オフ」状態にあるときには、抵抗器Ｒ２がトランジスタＱ２のベースを「ハ イ」状態へプリングできるようにしており、このプリングの動作によってトラン ジスタＱ１５のベースへ「ハイｊ状態の信号が供給されるようになる。するとト ランジスタＱ１５はｒオン」になり、一方、トランジスタＱ１４は「オフ」にな る、トランジスタＱ１５はｒオン」になるとトランジスタＱｌ　６１ノベースを 第７図に示す複数のＤＡＣ電流源のうちの１つに接続する。これと異なり、トラ ンジスタＱ１４の方がｒオン」状態にあるときには、このトランジスタＱ１４が ｖＣＣを第７図に示すＤＡＣ電流源に接続する。従ってスレショルド回路内の抵 抗器Ｒ７６は、デジタル・ワード中の「ハイ」状態のビットの個数に応じて、入 力回路によってＤＡＣ回路内の１つまたは複数の電流源に選択的に接続される。

トランジスタＱ８及びＱ９は、以下に説明する如く、入力信号を「ラッチ」する ために用いられる電流経路切換スイッチとして機能している。デジタル信号の入 力が行なわれている間はトランジスタＱ８がｒオン」にされており、それによっ て更にトランジスタＱ４とＱ７とがイネーブルされている。しかしながら、Ｃ以 下に説明するように）ＤＡＣラッチ信号がこの回路に供給されると、トランジス タＱ９が「オン」になりトランジスタＱ８は「オフ」になる、トランジスタＱ８ が「オフ」になると、トランジスタＱ４及びＱ７はディスエーブルされる。これ に対し、トランジスタＱ５及びＱ６は「オン」にされる。

トランジスタＱ５とＱ６とはトランジスタＱ１及びＱ２と共にフリップフロップ 回路を構成しており、このフリップフロップ回路は、デジタル入力信号がラッチ された時点において存在していたトランジスタＱｌ及びＱ２のオン・オフ状態を 保持している。従って、トランジスタＱ９が「オン」となった時点においてトラ ンジスタＱ１が「オン」状態であったならば、トランジスタＱ５もまたｒオン」 状態となり、そしてそれによってトランジスタＱ２は「オフ」状態に保持される ことになる。これと異なり、トランジスタＱ９がｒオン」となった時点において トランジスタＱ１が「オフ」であったならば、トランジスタＱ５もまた「オフ」 となり、それによって抵抗器Ｒ２がトランジスタＱ２のベース奮「ハイ」状態ヘ ブリングし、このトランジスタＱ２を「オン」にする、トランジスタＱ２は、自 らが「オン」となる際にトランジスタＱ６をｒオン」にし、それによってトラン ジスタＱｌを「ロー」状態ヘブリングしてこのトランジスタＱｌを「オフ」状態 に保持する０以上のようにして、ＤＡＣラッチ信号が供給された際には、入力デ ジタル信号が入力回路の内部にラッチされる。

ＤＡＣ電流源は第７図に示されており、それらの電流源は、そのベースが信号共 通端子へ並列に接続された９個のトランジスタにより構成されている。トランジ スタＱ１２３〜Ｑｌ　２８とそれらに組み合わされた抵抗器とは、一般的なＲ− ２Ｈの抵抗ラダー（抵抗はしご形回路）を構成している。更にトランジスタＱ２ ４７〜Ｑ１２２が加わって、結果的に複数の並列に接続された電流源が構成され ている。それらの電流源によって流される電流は、２追加重によって互いに関係 付けられている０例を挙げれば、トランジスタＱ１２３によって流される電流は トランジスタＱ１２４によって流される電流の２倍、そして以下同様という具合 である。この回路の一般的な構成とその動作態様とは周知である。

トランジスタＱ２４７とＱ１２１とを除いて、上記の９個のトランジスタの各々 はそのコレクタでスイッチを駆動しており、そのスイッチは複数のラッチ回路の うちの１つによって制御されている。トランジスタＱ２４７とＱ１２１とは並列 に接続されており、それによって、それらの実効エミッタ抵抗を適当な値にまで 低減させている。既に説明したように、入力回路はデジタル入力ワードによって 制御され、また１以上のトランジスタのコレクタを直接ｖＣＣへ、或いは抵抗器 Ｒ７６を介して■ＣＣへ接続する。従って、合計ＤＡＣ電流はデジタル・ワード の値とは無関係であり、この値からは独立している。しかしながら、抵抗器Ｒ７ ６を通って流れる電流はＤＡＣ入力入力クイフチ定の仕方に応じて定まり、従っ て抵抗器Ｒ７６の両端子間に発生するスレショルド電圧はデジタル・ワードの値 に応じて定まる。

第７図に示されているような、一般的な２追加重の電流ＤＡＣにおいては、夫々 の電流源によって流される電流の間の厳密な比率関係を維持する必要がある。し かしながら、それらの電流の各々は抵抗回路網に沿った電圧降下によって発生さ れており、しかもこの電圧降下にはその電流源に組込まれているトランジスタの ベース−エミッタ間電圧も含まれる。各々のトランジスタを通って流れる電流が 互いに異なっていることから、ベース−エミッタ間電圧もまた互いに異なってい る。このベース−エミッタ間電圧の相違は、各々の電流源によって流される電流 の厳密な比率関係を損なうものである。この不均衡状態を補償するために、幾種 類かの従来技術の構成がこれまで採用されている。そのような構成の中には、電 流源のトランジスタのエミッタ面積を不等にするというものがある。エミッタ面 積の大きさを適当に定めることによって、ベース−エミッタ間電圧を調整して、 電流の大きさの差を補償することを可能とするものである。残念なことに、この 方式を、少なからぬビットを有するＤＡＣに適用すると、幾つかのトランジスタ が実際的な範囲を超えた大きな面積を持つことを余儀無くさせられ、そのためパ ーティショニングという公知の技法を用いることが必要となる。その種の技法は １本願の基礎出願の譲り受け人に対して譲渡されている、米国特許第３９７８４ ７３号並びに同第４０２０４８６号に記載されており、これら両特許はこの言及 により本開示に包含される。この替りとなる別の従来技術に、ベース電流を調節 することによってトランジスタのコレクタ電流の差を補償する。ベース間抵抗を 用いるというものがある。この種の構成は、本願の基礎出願の譲り受け人に対し て譲渡されている米国特許第３９４０７６０号に記載されており、同特許はこの 言及により本開示に包含される。

更にそれらの替りに、Ｒ−２Ｈの抵抗回路網の端部に補償用電圧を導入する補償 回路を用いるということも可能である。この種の構成は、各々の電流源の電流を 変更するのであるが、ただし、それらの電流が変更された後も２進の比率を維持 するように変更するものである。斯かる補償回路の動作については、１９８２年 ９月１４日付でボール・プロコ−（Ｐａｕｌ　ｔｌｒｏｋａｗ　）に対して発行 され、また、本出願の基礎出願の譲り受け人に対して譲渡されている、米国特許 第４３４９８１１号に更に詳細に記載されている。同米国特許の開示はこの言及 により本開示に包含される。同特許に記載されている如く、特別な補償回路がＲ −２Ｈの鎖状回路網の端部に接続されることにより、適切な補償用電圧が提供さ れるようになっている。

しかしながら本発明の別の一局面に拠れば、大体において絶対温度に比例する電 流（ｃｕｒｒｅｎｔ　ｗｈｉｃｈ　ｉｓｒｏｕｇｈｌｙ　ｐｒｏｐｏｒｔｉｏｎ ａｌ　ｔｏ　ａｂｓｏｌｕｔｅ　ｔｅ＋ａｐｅｒａｔｕｒｅ：ＰＴＡＴ）をＤＡ Ｃに流すことによって、この特別な補償回路が簡明化されている。大多数の従来 のＤＡＣ回路では、合計ＤＡＣ電流は慎重な配慮の下に正確な値に固定されてい た。しかしながら本発明の回路においては、電圧結合回路の働きによって１合計 ＤＡＣ電流が温度の関数として変化しても構わないようになっている。電圧結合 回路は、ランプ電圧を実際の電圧とは無関係にスレショルド電圧に追従させてい るため、ＤＡＣ電流の正確な値が変化しても良く、しかも尚、この回路は以上に 説明した温度補償を提供し続けることができるようになっている。

本発明の別の一局面に従い、ＤＡＣ電流をＰＴＡＴとしたならば、米国特許第４ ３４９８１１号に記載されているような適切な補償が、以下のようにすることに よって得られるということが発見されている。即ちそれは、電流源ラダー（電流 源はしご形回路）の端部に、そのエミッタ電圧が最下位桁ビットの電流源トラン ジスタのエミッタ電圧より２　ｋＴ／　ｑ　（Ｉｎ　２）だけ小さい１個のトラ ンジスタを接続するのである。ＤＡＣのバイアス電流がＰＴＡＴであるため、Ｒ ５７を流れる電流をあらゆる温度に亙ってＲ５６を流れる電流の２倍に維持する ことができる０周知の関係式によれば、最下位桁ビットのトランジスタのエミッ タ面積の８倍のエミッタ面積を有する補償用トランジスタを装着することによっ て、この条件は満たされる。それゆえ、トランジスタＱ１２８の８倍のエミッタ 面積を有するトランジスタＱ１２９によって、適切な補償用電流を供給すること ができるようになっている。トランジスタＱ２４２により構成されているダイオ ードがトランジスタＱ１２９のコレクタ回路に接続されており、これは、電流経 路切換回路のために入力回路へ導入されたダイオード部（第６図のトランジスタ Ｑ１４ないしＱ１５のベース−エミッタ間ダイオード部）の補償を行なうためで ある。

ＤＡＣ回路を流れる合計電流は大体においてＰＴＡＴとなっているのであるが、 そのようになっているのは、この合計電流の発生の仕方に理由がある。詳細に説 明すると、ＤＡＣ電流は４つのダイオード電圧降下部並びに抵抗器の両端に５． ２ボルトの電源電圧ＶＥＥが接続されている結果として発生している。それら４ つのダイオード電圧降下部は、信号接地部から出発して、トランジスタＱ２４７ （第７図）のエミッターベース間のダイオード部、トランジスタＱ１７４．Ｑ１ ７７、及びＱ１７９（第３図）のエミッターベース間のダイオード部、そして抵 抗器Ｒ８４を通って電源電圧ＶＥＥへ至る回路をたどることによって理解するこ とができる。同様に、各々の電流源回路ごとに４つのダイオード電圧降下部が存 在している。

それら４つのダイオード部並びに抵抗器の、その両端間の電圧が４．８８ボルト であれば、その結果発生する電流は実質的にＰＴＡＰになる。実際の回路におい てはそれら４つのダイオード電圧降下部並びに抵抗器の両端間には５．２ボルト が印加されているため、そのＤＡＣ電流は大体においてＴＰＡＴとなるに過ぎな い、しかしながらこの値は、トランジスタＱ１２９から成る簡明なトランジスタ 補償回路によって適切な補償を得ることができる程度に、充分に近似した値であ る。

第８図は、デジタル・ワードのビットをＤＡＣ入力回路の内部にラッチするため に用いられるラッチング回路を示している。詳細に説明すると、ＤＡＣラッチ信 号はトランジスタＱ２２９のベースへ供給される。「ハイ」状態のＤＡＣラッチ 信号が供給されるとトランジスタＱ２２９はｒオン」になり、そして更に、トラ ンジスタＱ２２８をｒオン」にすると共にトランジスタＱ２２７を「オフ」にす る、トランジスタＱ２２８は、「オン」になるとエミッターフォロワ２４０を介 してレベル−シフタ回路Ｑ２２６へ「ロー」信号を供給する。

トランジスタＱ２２６は、ｒオン」になると、入力回路（複数の入力回路のうち の１つが第７図に示されている）内のトランジスタＱ９へ「ロー」信号を供給す る。

既に述べたように、この「ハイ」信号が、入力回路に入力デジタル・ワードのビ ットをラッチさせる。

トランジスタＱ２３２〜Ｑ２３８は、差動回路を駆動する電流源に電力を供給す る電圧基準源を提供するために用いられている。

８２図〜第９図に示した実施例では、各抵抗器のすぐ横にその抵抗値が記入され ている。それらの値はオームを単位として与えられており、ｒＫＪは１０００倍 を表わす、コンデンサの値はピコファラドを単位として与えられている。トラン ジスタは標準的なＮＰＮ形である。

浄書（内容に変更なし） 浄ｔｉ（内容に変更なし） 、舎普Ｃ丙容、：変更なし） ｒ、ｃ’ｈ 浄書（内容に変更なし） ベ ア講、・−・二、二二、；三；しン ＦＩＧ、８ 手続補正書（凪 特許庁長官　吉　１）文　毅　殿 １、事件の表示 ＰＣＴ／ＵＳ８７１０３１６７ ２、発明の名称 デジタル・タイムコンバータ ３、補正をする者 事件との関係　特許出願人 住所 名　称　アナログ・ディバイセス・インコーホレーテッド４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ５、補正命令の日付　平成　２年　２月２７日　［相］送日）別紙の通り（尚、 （３）の書面の内容には変更ない国際調査報告 国際調査報告 ＵＳ　８７０３１６７

Claims (27)

【特許請求の範囲】
1. １．トリガ信号に応答してデジタル・ワードの値をそれに比例する遅延時間へ変 換するための回路であって、電流出力部へ並列に援続された第１電流経路及び第 ２電流経路、前記電流出力部からＤＡＣ電流を流すための手段、及び前記デジタ ル・ワードに応答して前記第１電流経路を流れる第１電流の大きさを変化させる ための手段、を有するデジタル・アナログコンバータと、前記第１電流に比例す るスレショルド電圧を発生するためのスレショルド電圧発生手段と、 前記ＤＡＣ電流に応答して基準電圧を発生するための基準電圧発生手段と、 前記基準電圧に応等してそれに比例するランプ電流を供給するための供給手段と 、 前記トリガ信号に応答してその増加率が前記ランプ電流に比例する増加ランプ電 圧を発生するためのランプ電圧発生手段と、 前記ランプ電圧と前記スレショルド電圧とに応答して前記遅延時間を表わす出力 を発生するための差動比較器手段と、 を含むことを特徴とする回路。
2. ２．前記ＤＡＣ電流が前記デジタル・ワードの値から実質的に独立していること を特徴とする請求項１記載のデジタル・ワードの値をそれに比例する遅延時間へ 変換するための回路。
3. ３．前記ランプ電圧発生手段が前記ランプ抵抗器と直列に電気的に接続されたコ ンデンサを含むことを特徴とする請求項１記載のデジタル・ワードの値をそれに 比例する遅延時間へ変換するための回路。
4. ４．前記供給手段が、ランプ抵抗器と、前記基準電圧に応答して該基準電圧に比 例する電圧を該抵抗器の両端子間に印加することにより前記ランプ電流を発生さ せる手段とを含むことを特徴とする請求項１記載のデジタル・ワードの値をそれ に比例する遅延時間へ変換するための回路。
5. ５．前記供給手段が更に、第１トランジスタと、前記コンデンサ並びに前記ラン プ抵抗器に直列に電気的に接続された第２トランジスタとを含むことを特徴とす る請求項４記載のデジタル・ワードの値をそれに比例する遅延時間へ変換するた めの回路。
6. ６．前記供給手段が更に、第３トランジスタと、前記デジタル・アナログコンバ ータの出力並びに前記基準抵抗器に直列に電気的に接続された第４トランジスタ とを含むことを特徴とする請求項４記載のデジタル・ワードの値をそれに比例す る遅延時間へ変換するための回路。
7. ７．前記第１トランジスタがエミッタを有し、前記第２トランジスタがコレクタ を有し、前記第１トランジスタの前記エミッタが前記第２トランジスタの前記コ レクタに直列に接続されていることを特徴とする請求項６記載のデジタル・ワー ドの値をそれに比例する遅延時間へ変換するための回路。
8. ８．前記第３トランジスタがエミッタを有し、前記第４トランジスタがコレクタ を有し、前記第３トランジスタの前記エミッタが前記第４トランジスタの前記コ レクタに直列に接続されていることを特徴とする請求項７記載のデジタル・ワー ドの値をそれに比例する遅延時間へ変換するための同路。
9. ９．前記第２トランジスタが、前記第４トランジスタの前記コレクタの電圧に応 答するベース電極を有することを特徴とする請求項８記載のデジタル・ワードの 値をそれに比例する遅延時間へ変換するための回路。
10. １０．前記第４トランジスタが、前記第２トランジスタの前記コレクタの電圧に 応答するベース電極を有することを特徴とする請求項９記載のデジタル・ワード の値をそれに比例する遅延時間へ変換するための回路。
11. １１．トリガ信号に応答してデジタル・ワードの値をそれに比例する遅延時間へ 変換するための回路であって、第１電流入力部、第２電流入力部、電流出力部、 及び前記両電流入力部と前記電流出力部との間に接続された複数の互いに並列に 接続され２進加重された電流源を有するデジタル・アナログコンバータであって 、前記デジタル・ワードに応答して前記電流源を前記両電流入力部と前記電流出 力部との間に選択的に接続し、それによって、その値が前記デジタル・ワードの 値に比例する第１電流が前記第１電流入力部と前記電流出力部との間を流れると 共に前記両電流入力部と前記電流出力部との間を流れる合計ＤＡＣ電流が前記デ ジタル・ワードの値からは独立しているようにする、デジタル・アナログコンバ ータと、 スレショルド抵抗器に前記第１電流を流すことによってスレショルド電圧を発生 するためのスレショルド電圧発生手段と、 前記トリガ信号に応答してランプ電流に応じて増加するランプ電圧を発生するた めのランプ電圧発生手段と、基準抵抗器に前記ＤＡＣ電流を流すことによって基 準電圧を発生するための基準電圧発生手段と、前記基準電圧に応答してその大き さが該基準電圧に比例するランプ電流を供給するための電圧結合回路と、前記ラ ンプ電圧と前記スレショルド電圧とに応答して前記遅延時間を表わす出力を発生 するための差動比較器手段と、 を含むことを特徴とする回路。
12. １２．前記ランプ電圧発生手段が、コンデンサと、該コンデンサに直列に電気的 に接続された該コンデンサを充電するためのランプ抵抗器とを含むことを特徴と する請求項１１記載のデジタル・ワードの値をそれに比例する遅延時間へ変換す るための回路。
13. １３．前記電圧結合回路が、前記基準電圧に応答してその大きさが該基準電圧に 等しい電圧を前記ランプ抵抗器の両端子間に印加するための手段を含むことを特 徴とする請求項１２記載のデジタル・ワードの値をそれに比例する遅延時間へ変 換するための回路。
14. １４．前記電圧結合回路が更に第１トランジスタ、第２トランジスタ、第３トラ ンジスタ、及び第４トランジスタを含み、前記トランジスタの全てがベース端子 とコレクタ端子とエミッタ端子とを有し、前記第１トランジスタと前記第２トラ ンジスタとが前記ランプ抵抗器と前記コンデンサとの間に直列に接続されており 、且つ前記第３トランジスタと前記第４トランジスタとが前記デジタル・アナロ グコンバータの出力と前記基準抵抗器との間に直列に接続されていることを特徴 とする請求項１３記載のデジタル・ワードの値をそれに比例する遅延時間へ変換 するための回路。
15. １５．前記第１トランジスタのベース端子と前記第３トランジスタのベース端子 とが互いに接続されていることを特徴とする請求項１４記載のデジタル・ワード の値をそれに比例する遅延時間へ変換するための回路。
16. １６．前記第２トランジスタのベース端子が前記第４トランジスタのコレクタ端 子に接続されており、前記第４トランジスタのベース端子が前記第２トランジス タのコレクタ端子に接続されていることを特徴とする請求項１５記載のデジタル ・ワードの値をそれに比例する遅延時間へ変換するための回路。
17. １７．エミッタ・フォロワ回路によって前記第２トランジスタのベース端子が前 記第４トランジスタのコレクタ端子に接続されていることを特徴とする請求項１ ６記載のデジタル・ワードの値をそれに比例する遅延時間へ変換するための回路 。
18. １８．エミッタ・フォロワ回路によって前記第４トランジスタのベース端子が前 記第２トランジスタのコレクタ端子に接続されていることを特徴とする請求項９ 記載のデジタル・ワードの値をそれに比例する遅延時間へ変換するための回路。
19. １９．トリガ信号に応答してデジタル・ワードの値をそれに比例する遅延時間へ 変換するためのデジタル・タイムコンバータ回路であって、 スレショルド抵抗器と、 前記スレショルド抵抗器に接続された第１電流入力部、電源に接続された第２電 流入力部、電流出力部、及び前記両電流入力部と前記電流出力部との間に接続自 在な複数の互いに並列に接続され２進加重された内部電流源を有するデジタル・ アナログコンバータであって、前記デジタル・ワードに応答して前記電流源を前 記両電流入力部と前記電流出力部との間に選択的に接続し、それによって、その 値が前記デジタル・ワードの値に比例する第１電流が前記スレショルド抵抗器を 流れると共に前記両電流入力部と前記電流出力部との間を流れる合計ＤＡＣ電流 が前記デジタル・ワードの値からは独立しているようにする、デジタル・アナロ グコンバータと、コンデンサと、 前記コンデンサに直列に接続されたランプ抵抗器であって、該抵抗器を流れるラ ンプ電流で前記コンデンサを充電することによってランプ電圧を発生するための ランプ抵抗器と、 前記トリガ信号に応答してランプ制御信号を発生するためのフリップフロップと 、 前記コンデンサを常時短絡している制御スイッチであって、前記ランプ制御信号 に応答して前記ランプ抵抗器を介した前記コンデンサの充電を許容するための制 御スイッチと、 前記デジタル・アナログコンバータに直列に接続された前記ＤＡＣ電流に応じた 基準電圧を発生するための基準抵抗器と、 そのコレクタが前記コンデンサ並びに前記ランプ抵抗器に直列に接続された第１ トランジスタと、そのコレクタが前記デジタル・アナログコンバータと前記基準 抵抗器との間に直列に接続された第２トランジスタであって、前記第１トランジ スタはそのベース電極がエミッタ・フォロワ回路によって該第２トランジスタの コレクタに接続され、該第２トランジスタはそのベース電極がエミッタ・フォロ ワ回路によって前記第１トランジスタのコレクタに接続され、それによって前記 基準抵抗器の両端子間の電圧が前記ランプ抵抗器の両端子間の電圧と等しくなる ようにしている、第２トランジスタと、 前記ランプ電圧と前記スレショルド電圧とに応答して前記遅延時間を表わす出力 を発生するための差動比較器回路と、 を含むことを特徴とするデジタル・タイムコンバータ回路。
20. ２０．前記差動比較器回路が前記コンデンサに接続された入力部と前記スレショ ルド抵抗器に接続された入力部とを有することを特徴とする請求項１９記載のデ ジタル・タイムコンバータ回路。
21. ２１．前記差動比較器回路の前記両入力がエミッタ・フォロワ回路によって前記 コンデンサ並びに前記スレショルド抵抗器に接続されており、該エミッタ・フォ ロワ回路の各々を流れる電流が前記ランプ電流に比例していることを特徴とする 請求項２０記載のデジタル・タイムコンバータ回路。
22. ２２．第１温度係数を有する少なくとも１つの集積形成された集積抵抗器を含む モノリシック集積回路を有し、且つ前記集積回路の外部に外付けされた前記第１ 温度係数とは異なる第２温度係数を有する外部抵抗器を有する電子回路において 、温度によって引き起こされた前記集積抵抗器の抵抗値の変動に関して補償され る電流を前記外部抵抗器から得るための集積バイアス回路を含み、該バイアス回 路が、 前記集積抵抗器に電流を流して電圧を発生させるための電流手段と、 前記集積抵抗器の両端子間に発生した前記電圧を検出するための検出手段と、 前記集積抵抗器の両端子間に発生した前記電圧に比例する電圧を前記外部抵抗器 の両端子間に発生させるための発生手段と、 を含むことを特徴とする電子回路。
23. ２３．前記発生手段が第１トランジスタと第２トランジスタとを含み、それらの トランジスタの各々がベース。 リードとコレクタ・リードとを有し、前記第１トランジスタのベース・リード及 びコレクタ・リードが前記第２トランジスタのベース・リード及びコレクタ・リ ードと交叉結合されていることを特徴とする請求項２２記載の電気回路。
24. ２４．前記発生手段が更に第３トランジスタと第４トランジスタとを含み、前記 第３トランジスタが前記第１トランジスタと直列に接続されており、前記第４ト ランジスタが前記第２トランジスタと直列に接続されており、前記第３トランジ スタのベース端子と前記第４トランジスタのベース端子とが互いに接続されてい ることを特徴とする請求項２３記載の電気回路。
25. ２５．複数の並列に接続されたトランジスタを有するデジタル・アナログコンバ ータであって、それらのトランジスタのエミッタはそれらのトランジスタが２進 加重された電流源として動作するようにＲ−２Ｒの抵抗回路網に接続されており 、それらのトランジスタは最上位桁ビットのトランジスタから最下位桁ビットの トランジスタヘの順番で配列されている、該デジタル・アナログコンバータをエ ミッタ電流の差異によって引き起こされる誤差を補償するように動作させるため の方法であって、Ａ．前記デジタル・アナログコンバータに絶対温度に比例する 電流を流すステップと、 Ｂ．前記Ｒ−２Ｒ抵抗回路鋼の最小桁ビット側の端部に、最小桁ビットのトラン ジスタのエミッタ面積より大きなエミッタ面積を有するトランジスタを接続し、 それによって、前記抵抗回路網の端部に、最小桁ビットのトランジスタのベース ーエミッタ間電圧よりその大きさが２ｋＴ／ｑＩｎ２だけ大きい補償用電圧が印 加されるようにするステップと、 を含むことを特徴とする方法。
26. ２６．前記ステップＢが、 Ｂ１．前記Ｒ−２Ｒ抵抗回路鋼の最小桁ビット側の端部に、最小桁ビットのトラ ンジスタのエミッタ面積より８倍大さなエミッタ面積を有するトランジスタを接 続するステップ、 を含むことを特徴とする請求項２５記載の方法。
27. ２７．充電されることによってランプ電圧を発生するコンデンサと、ベース・リ ード、エミッタ・リード、及びコレクタ・リードを有し前記コンデンサを電気的 に短絡してランプ回路をリセットするために前記コンデンサの両端子間に接続さ れた制御トランジスタと、前記電源から前記制御トランジスタの前記ベース・リ ードまでの間に接続された該トランジスタをオンにするための抵抗器と、前記制 御トランジスタの前記ベース・リードに接続された該制御トランジスタをオフに 切換えるための一対のエミッタ結合トランジスタ対と、該エミッタ結合トランジ スタ対の動作を制御するためのフリップフロップとを有するランプ発生回路にお ける、高速リセット回路であって、 前記エミッタ結合トランジスタ対のエミッタに結合された該トランジスタ対に動 作電流を流すことによって前記制御トランジスタに動作電流が流れないようにし て該制御トランジスタをオフにする電流源と、前記電流源及び前記エミッタ結合 トランジスタ対と直列に接続された電流スイッチであって、前記電流源がオフと されることによって前記エミッタ結合トランジスタ対から電流が奪われ、それに よって前記抵抗器が前記制御トランジスタをオンにして前記ランプ回路をリセッ トすることが可能となる電流スイッチと、を含むことを特徴とする高速リセット 回路。