JPH0340538B2 - - Google Patents

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JPH0340538B2
JPH0340538B2 JP61061963A JP6196386A JPH0340538B2 JP H0340538 B2 JPH0340538 B2 JP H0340538B2 JP 61061963 A JP61061963 A JP 61061963A JP 6196386 A JP6196386 A JP 6196386A JP H0340538 B2 JPH0340538 B2 JP H0340538B2
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pull
transistor
resistor
voltage
circuit
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
    • H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
    • H03F3/3096—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal using a single transistor with output on emitter and collector as phase splitter

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 関連出願の相互参照 この出願は、両方ともこの出願と同一の日付で
出願され、そしてこの出願の譲受人に譲渡され
た、ジミー・レイ・ネイラー（Jimmy Ray
Naylor）及びフレデリツク・ジエイ・ハイトン
（Frederick J.Highton）による同時係属中の出
願「デイジタル−アナログ変換器のためのビツト
調整及びフイルタ回路（Bit Adjustment and
Filter Circuit for Digital−to−Analog
Converter）」並びにジミー・レイ・ネイラー
（Jimmy Ray Naylor）による出願「低電圧デイ
ジタル−アナログ変換器のための入力レベル移動
回路（Input Level Shifting Circuit fot Low
Voltage Digital−to−Analog Converter）」に
関係している。
発明の背景 この発明は集積回路デイジタル−アナログ変換
器で、且つ特に、プルアツプ及びプルダウン・ト
ランジスタと直列にツエナーダイオード及び付加
的コレクタ−エミツタ電圧降下を与えることなく
広範囲の高及び低電圧の電源電圧にわたつて使用
され得るプツシユプル出力回路に関係し、且つ
又、正の電源電圧の下及び−VCC電圧の上に約1.4
ボルトの可能な「高」出力電圧レベルを作る増大
した「空き高（head room）」を与える回路構成
に関係している。
種々のデイジタル−アナログ変換器回路が知ら
れている。技術水準が進歩したので、増大した確
度、より大きい帯域幅（すなわち、動作速度）が
可能であり且つかなり低い大きさの電源電圧で動
作することのできるモノリシツク・デイジタル−
アナログ変換器（DAC）が開発されている。そ
れにもかかわらず、より広範囲の低価格製品に
DACを使用することを経済的に実行できるよう
にすることによつてDACに対する市場を広げる
ためにこれらの各分野における更なる改良が大い
に望まれている。モノリシツク集積回路、特にモ
ノリシツクDACを、非常に低い大きさの電源電
圧からばかりでなく非常に高い大きさの電源電圧
からでも（所定の仕様の範囲内で）動作させるこ
とができるようにすることは大いに望ましいこと
である。集積回路、特にモノリシツクDACをこ
のようにすることは回路設計者に種々の困難を課
すものである。例えば、低い大きさの電源電圧で
動作できるようにすることはしばしば、「最悪の
場合」のTTL入力信号に応答して十分な内部動
作電圧を発生するという問題を提起する。低い大
きさの電源電圧の使用は又通常必要とされる最大
出力電圧を発生することを困難にする。「空き高」
の用語は、電源電圧の大きさの一方又は両方が低
い、例えば＋4.75ボルト又は−4.75ボルトである
ときに集積回路において適当な出力信号を得ると
いう問題を記述するために技術に通じた者によつ
て時折使用される。低い正電源電圧が使用されて
いる場合に回路が「空き高」をほとんど持つてい
ないならば十分に高い出力電圧を発生することは
困難である。負の電源が低い電圧である場合の負
の出力電圧についても同様である。大きい出力電
圧のためには、NPNプルアツプトランジスタの
エミツタ−ベース電圧が「空き高」に含まれてい
なければならず、NPNプルアツプトランジスタ
のベースを駆動するために前置回路段が設けられ
なければならない。最新の高速低電力回路部に対
しては、技術に通じた者は認めることであろう
が、回路部のそのような前置段も又、NPNプル
アツプトランジスタのベースを駆動する信号を発
生するのに必要とされる種々のエミツタ−ベース
電圧降下及びコレクタ−エミツタ電圧降下を受け
入れるために十分な「空き高」を必要とする。同
様の条件はNPNプルダウントランジスタに当て
はまる。
電源電圧（＋VCC及び／又は−VCC）が非常に
高い大きさレベルに、例えば＋15ないし＋18ボル
ト（又は−15ないし−18ボルト）にあるときに
は、ある動作状態の期間中プルアツプ及びプルダ
ウントランジスタのコレクタ−エミツタ降伏電圧
を越えることがある。これが起こりそうに思える
のは、一般にプルアツプ及びプルダウントランジ
スタの正常なコレクタ−エミツタ降伏電圧が、オ
ン時において、代表的な高速バイポーラ製造方法
に対しては大約20ボルトであり、それで＋VCCが
＋15ボルト以上であり且つ−VCCが−15ボルト以
上負であるならばプルアツプ及びプルダウントラ
ンジスタのコレクタ−エミツタ電圧がその値を越
えることがあり得るからである。この問題を克服
するために、トランジスタ及びツエナーダイオー
ドのような付加的能動素子をプルアツプ及びプル
ダウントランジスタと直列に挿入して、このよう
な素子がない場合にプルアツプ及びプルダウント
ランジスタに加えられてこれらを降伏させるよう
なコレクタ−エミツタ過電圧の幾分かを「吸収」
することが行われている。ツエナーダイオード電
圧降下及びコレクタ−エミツタ電圧降下は共にプ
ルアツプ及びプルダウントランジスタと直列関係
に与えられて、プツシユプル出力回路に高電源電
圧が加えられた場合に生じる降伏を避ける。この
ような付加的回路を設けることは回路の設計を複
雑にして回路を高価なものにし、しばしばその速
度を減小し、その電力消費を増大し、且つ十分な
出力信号レベルを得るのに必要とされる「空き
高」を減小する。モノリシツク集積回路の回路設
計者の直面する別の制約は、ピン又はリードの数
が限られている経済的なパツケージにチツプを収
容しなければならないことである。モノリシツク
DACに対しては、これのある種の実用的な応用
例において要求されることがあるように、ビツト
電流の精密な調整を行うために、分圧計のような
外部構成部品の接続を行えるようにすることがし
ばしば望まれる。モノリシツク集積回路に大きい
内部フイルタ用コンデンサを設けるには大量のチ
ツプ面積が集積回路コンデンサのために必要とさ
れるゆえ実用的ではないので、雑音信号のフイル
タリングを行うためには外部コンデンサを取り付
けることも又望ましいであろう。
それゆえ、できるだけ複雑でない回路により、
広範囲の電源電圧にわたつて指定の高速度で動作
することを可能にし、しかも最小限のモノリシツ
クチツプ面積でそれを可能にする、改善された回
路設計技術及び構造に対する継続的な必要性があ
ることがわかる。
高い大きさ及び低い大きさの電源電圧で動作す
ることができ、且つ正及び／又は負の電源電圧の
大きさが低いときに最高の可能な信号電圧レベル
で発生するために最小の「空き高」で動作するこ
とができる改良形増幅器出力構造に対する特別な
必要性がある。
モノリシツク回路設計者の常に直面する別の主
な問題は、前述の諸要件を満足するだけでなく又
これを広範囲の温度にわたつて満足する回路設計
を提供することの要求によつて産出される複雑さ
である。
従来のDACは比較的大きい負の電源電圧を持
つており、この電圧で、ビツト電流を決定する精
密抵抗における電圧を発生し、且つ又ビツト電流
を選択的に加え合わせる電流スイツチを動作させ
てデイジタル入力に応答してアナログ出力電流を
発生している。ある従来のDACは約７ボルトの
降伏電圧を持つたツエナーダイオードを使用して
TTL入力レベルをビツト電流スイツチの制御の
ために必要とされるよう低い電圧レベルに移動さ
せている。この技術は、負電圧電圧が大きさにお
いてツエナーダイオード降伏電圧よりもかなり大
きくない場合には使用することができない。抵抗
によるレベル移動技術は、種々の目的のために用
いられてきたけれども、多分、スイツチング速度
の損失、及び製造過程で生じる変化による電圧レ
ベル移動の不十分な制御のために、恒常的電圧レ
ベル移動がモノリシツク集積回路において必要と
される場合には用いられていない。
ある種の従来のDACは、ツエナーダイオード
基準回路によつてDACの内部が発生した雑音を
除去するように機能する外部コンデンサを接続す
ることができるようになつている。ある種の従来
のDACは又、これに接続された外部分圧計の調
整によつて特定のビツト、例えば最上位のビツト
のビツト電流の精密な調整を可能としている。そ
のような従来のDACはフイルタコンデンサ及び
ビツト電流調整分圧計の接続のために別々のリー
ドを使用している。しかしながら、ある場合に
は、二つの特別のパツケージリードを利用できな
いかもしれない。DACに対して二つの付加的な
パツケージリードを必要とすることなく外部の雑
音フイルタコンデンサ及びビツト調整分圧計を接
続するという目的を達成できることが望ましいで
あろう。
発明の要約 この発明の目的は、最小限の大きさの電源電圧
が加えられたときに最大の大きさの出力信号レベ
ルを与え、且つ又、電源電圧の大きさが出力トラ
ンジスタの正常なコレクタ−エミツタ降伏電圧を
越える値を持つている場合に動作することのでき
る改良形出力回路を提供することである。
この発明の別の目的は、最小の正の電源電圧が
加えられたときに最大の正の出力信号レベルを与
え、且つ又、正の電源電圧が出力トランジスタの
正常なコレクタ−エミツタ降伏電圧を越えるレベ
ルを越えている場合に動作することのできる改良
形プツシユプル回路を提供することである。
この発明の別の目的は、最小の「空き高
（head room）」、又は正の電源電圧レベルと回路
によつて発生される最大出力信号レベルとの間の
最小電圧差で動作するプツシユプル出力回路を提
供することである。
この発明の別の目的は、最低又は最も負の電源
レベルと回路によつて発生される最小又は最も負
の出力信号レベルとの間の最小電圧差で動作する
プツシユプル出力回路を提供することである。
この発明の一実施例に従つて簡単に述べると、
この発明は、第１電源電圧と出力電圧レベルの最
大値との間に最小の大きさの電圧降下を発生する
ことによつて最大の大きさの出力電圧を与え、且
つ又、プルアツプトランジスタ及びプルダウント
ランジスタの正常なコレクタ−エミツタ降伏電圧
を実質的に越えるコレクタ−エミツタ電圧を生じ
ることになる、第１電源電圧と第２電源電圧との
間の大きい差で動作可能である改良形プツシユプ
ルトランジスタ回路を提供するものであつて、こ
の大きい差での動作は、出力負荷電流を供給して
いない又は引き込んでいないプルアツプ又はプル
ダウントランジスタにおけるコレクタ電流を十分
に低いレベルに減少させてそのプルアツプ又はプ
ルダウントランジスタのコレクタ−エミツタ降伏
電圧が出力電圧と第１又は第２電源電圧との間の
電圧差を越える値に増大させるようにする帰還を
発生させることによつて可能にされ、又この帰還
の発生は、そのトランジスタを実質上又はほとん
どオフにし、且つそのトランジスタの逆コレクタ
−ベース漏れ電流のほとんどすべてをそのトラン
ジスタのベースから流すことを可能にする低抵抗
路を設けることによつて行われる。この発明の既
述の実施例においては、NPNプルアツプトラン
ジスタのコレクタは正の電源電圧に直接接続され
ている。NPNプルアツプトランジスタのエミツ
タは第１抵抗を通じて出力端子に接続されてい
る。出力端子とNPNプルアツプトランジスタの
ベースとの間には第２抵抗が接続されている。
NPNプルアツプトランジスタのベース及び第２
抵抗は共にバイアス電流源に接続され、そしてこ
の電流源は又NPNプルダウントランジスタのベ
ース、及びこのベースと負供給電圧との間に接続
された第３抵抗に接続されている。NPNプルダ
ウントランジスタのエミツタと負電源電圧との間
には第４抵抗が接続されている。負荷素子におけ
る高出力電圧は出力電流を増大し、これにより第
１抵抗における電圧降下を増大し、従つて第２抵
抗における電圧降下を増大して、NPNトランジ
スタのベース及び第２抵抗に接続された導線に供
給されるバイアス電流の割合を増大し、且つ第３
抵抗に供給されるバイアス電流の割合を十分に減
小してNPNプルダウントランジスタをオフにし
てこれのコレクタ電流をほとんど零にし、そして
NPNプルダウントランジスタの逆コレクタ−ベ
ース漏れ電流を第３抵抗経由でそれのベースから
流して、それのコレクタ−エミツタ降伏電圧を安
全なレベルまで増大する。大きい出力電流が
NPNプルダウン素子により引き出された結果と
して出力電圧が低レベルにあるときには、第４抵
抗における電圧が増大して、第３抵抗における電
圧を増大する。これにより、第２抵抗及びNPN
プルアツプトランジスタに流れるバイアス電流の
部分が減小して、それのコレクタ電流を零に減小
し、且つそれの逆コレクタ−ベース漏れ電流を第
２抵抗経由でそれのベースから流して、それのコ
レクタ−エミツタ降伏電圧を安全なレベルに増大
する。プルアツプ及びプルダウントランジスタの
ベースに接続された実効分路抵抗は、それらのト
ランジスタがオフにされてそれらのコレクタ−エ
ミツタ降伏電圧を前述のように上昇させていると
きには、十分に低くなつていてそれらのトランジ
スタのコレクタ−エミツタ漏れ電流をそれらのベ
ースから流すようにし、且つそれらのコレクタ−
エミツタ降伏電圧を減小させるようなベータ増幅
を阻止するようにする。電流源回路はバイアス電
流を供給し、且つバイアス電流の値を動作温度の
増大と共に減小して、これにより前述の動作を
NPNプルアツプトランジスタ及びNPNプルダウ
ントランジスタのエミツタ−ベース電圧が約−２
ｍＶ／℃で温度と共に減小するときに継続可能に
する。
発明の説明 第１図及び第２図について述べると、デイジタ
ル−アナログ変換器１は入力端子２のような複数
のデイジタル入力端子を備えており、これは回路
３Ａのような複数の個別の「ビツト回路」に接続
されている。例えば、DAC（Ｄ−Ａ変換器）１が
16ビツトである場合には３Ａのような16の「ビツ
ト回路」と入力端子２のような16の個別のデイジ
タル入力端子が存在する。第１図においてはただ
一つのビツト回路３Ａが詳細に記載されている。
ビツト回路３Ａは既述のDAC１における最上位
のビツトのものである。３Ｂのような残りのビツ
ト回路は、ビツト回路３Ａに本質的には類似であ
るが、但し、後に説明される「ビツト電流調整回
路」に必ずしも接続されていない。通常のＲ−２
Ｒはしご形抵抗回路網による適当な二進ビツト電
流規準化は普通のことであるので、図示されてい
ない。
ビツト回路３Ａは−VCC（負電源電圧導線）と
導線１１との間に接続された精密抵抗１２を備え
ている。導線１１はNPN「電流源」トランジスタ
１０のエミツタに接続されている。各ビツト回路
の電流源トランジスタ１０のベースは導線１３に
接続されており、これは温度補償バイアス電圧
VB2を発生する。各ビツト回路の電流源トランジ
スタ１０のコレクタは導線９に接続されており、
そしてこれは「エミツタ結合対」を構成している
二つのNPNトランジスタのエミツタに接続され
ている。トランジスタ５及び６はビツト電流スイ
ツチとして機能する。ビツト電流スイツチトラン
ジスタ５のコレクタは接地に接続され、且つビツ
ト電流スイツチトランジスタ６のコレクタは電流
加合せ導線２４に接続されている。導線２４Ａは
Ｒ−２Ｒはしご形抵抗回路における他のビツト電
流を受けるように普通の方法で接続されている。
トランジスタ５のベースは導線８によつて、VA
により制御される電圧レベルをビツト電流スイツ
チトランジスタ５のベースの適当な動作のために
必要とされるレベルまで低下させるレベル移動回
路に接続されている。各ビツト回路に対して、ビ
ツト電流IBITは電流源トランジスタ１０によつて
抵抗１２に供給されており、トランジスタ５のベ
ースが高レベルのときには接地に、且つ又トラン
ジスタ５のベースが低電圧のときには電流加合せ
導線２４に切り換えられる。ビツト電流のすべて
のものの和はアナログ出力電流IOUTである。IOUT
は第２図に示された高利得差動増幅器７１の負入
力に加えられる。
バイアス電圧VB1は３Ａのような各ビツト回路
のビツト電流スイツチトランジスタ６のベースに
加えられる。導線７に加えられるバイアス電圧
VB1を与えるために通常の温度追跡バイアス回路
を設けることは技術に通じた者によつて容易に行
われ得る。
各ビツト回路には、ダイオード１５、プルアツ
プ抵抗１７、NPNエミツタホロワトランジスタ
１８、レベル移動抵抗１９、及び温度補償形電流
源回路３１からなる入力レベル移動回路がある。
TTL適合性の入力電圧VAはダイオード接続の
NPNトランジスタ１５のエミツタに加えられ、
そしてこのトランジスタのコレクタ及びベースは
導線１６によつてプルアツプ抵抗１７及びNPN
トランジスタ１８に接続されている。抵抗１７の
上方端子は適当な基準電圧VREF1に接続されてい
る。トランジスタ１８のコレクタは＋VCCに接続
され、且つそれのエミツタはニクロム抵抗１９に
よつて導線８に接続されている。導線８は電流源
３１のNPNトランジスタ２０のコレクタに接続
されている。
電流源回路３１は、それだけで、通常形式の
NPN電流鏡映（鏡面対称）回路の一方の出力で
あり、この電流鏡映回路は、それぞれエミツタ抵
抗２１，２８及び２９を持つたNPNトランジス
タ２０，２３及び２７からなつている。トランジ
スタ２０及び２７のベースはトランジスタ２３の
エミツタに接続され、そしてこのトランジスタの
ベースは導線３０によつてトランジスタ２７のコ
レクタに接続されている。トランジスタ２７のコ
レクタに供給される電流はトランジスタ２０のコ
レクタにおける、且つ又図示されていない他のビ
ツト回路の２０のようなトランジスタにおける電
流ILSを決定する。トランジスタ２７におけるこ
の電流は別個のPNP電流鏡映回路３２によつて
決定される。PNP電流鏡映回路３２はPNPトラ
ンジスタ３３及び３４を備えており、これらのベ
ースがPNPトランジスタ３７のエミツタに接続
されている。トランジスタ３７のベースはPNP
トランジスタ３４のコレクタに接続されている。
トランジスタ３３及び３４のエミツタはエミツタ
抵抗３５及び３６によつて＋VCCに接続されてい
る。トランジスタ３４、従つてトランジスタ３
３、及び電流鏡映回路３１のトランジスタ２７を
通る電流は、レベル移動回路１４の前述のニクロ
ム抵抗１９の形状及び構造に比率整合する精密ニ
クロム抵抗４０によつて決定される。抵抗４０は
NPNトランジスタ３８のエミツタと−VCCとの
間に接続されている。トランジスタ３８のコレク
タはそれぞれPNPトランジスタ３４及び３７の
コレクタ及びベースに接続されている。
トランジスタ３８のベースは導線３９によつて
ツエナーダイオード６５のカソードに接続されて
おり、このツエナーダイオードは電圧基準回路６
３に含まれており、この回路においては電流源６
８が温度補償用ダイオード６４及び６６並びに正
の温度係数のツエナーダイオード６５からなる一
連の構成部品にバイアスを与える。
導線３９は又NPNトランジスタ４２のベース
に接続されており、このトランジスタにはこれの
エミツタと−VCCとの間にニクロム抵抗４１が接
続されている。ニクロム抵抗４１は第２図に関連
して後で説明される抵抗９７に比率整合させられ
ている。トランジスタ４２のコレクタは第２の
PNP電流鏡映回路４５に接続されているが、こ
の回路４５は本質的にはPNP電流鏡映回路３２
に類似しており、PNPトランジスタ４３及び４
４を備えていて、これらのベースがPNPトラン
ジスタ４６のエミツタに接続され、そしてトラン
ジスタ４６のベースはトランジスタ４２及び４３
のコレクタに接続されている。トランジスタ４３
及び４４のエミツタはそれぞれ抵抗１０２及び１
０１によつて＋VCCに結合されている。トランジ
スタ４４のコレクタは導線２５によつて第２図に
関連して後で説明されるバイアス制御回路７０に
接続されている。
第１図は又、導線１３上に前述のバイアス電圧
VB2を発生し且つ又DAC１のビツト回路の一つ
（又は二つ以上）の精密ビツト電流調整を実施す
るための、符号７８で示された回路を備えてい
る。回路７８にはNPNエミツタホロワトランジ
スタ６２があつて、これのベースが基準電圧導線
６７に接続され且つそれのエミツタが500オーム
抵抗６１によつて導線４９に結合されている。導
線４９は6.15キロオーム抵抗５９によつて導線６
０に接続されており、且つ導線６０は3.35キロオ
ーム抵抗５８によつて導線５７に接続されてい
る。導線５７はVBE増倍器回路５３によつて−
VCCに接続されている。VBE増倍器回路５３には
NPNトランジスタ５４があつて、これのエミツ
タは−VCCに接続され、それのベースは抵抗５６
によつて−VCCに接続され且つ又抵抗５５によつ
てそれのコレクタに接続されている。トランジス
タ５４のコレクタは又導線５７に接続されてい
る。
導線６０はNPNトランジスタ５１のベースに
接続され、そしてこのトランジスタのエミツタは
抵抗５２によつて−VCCに接続されている。トラ
ンジスタ５１のエミツタは又VB2導線１３に接続
されている。導線４９は外付けフイルタコンデン
サ５０を通して−VCCに接続されている。導線４
９は又外付け分圧計４８によつて−VCCに結合さ
れている。分圧計４８には抵抗４７によつて導線
１１に接続された可変抵抗端子４８Ａがある。
今度は第２図について述べると、前述の差動増
幅器７１はその正入力が接地に接続されている。
それの出力は符号６９によつて示されたプツシユ
プル単一利得出力段に接続されている。増幅器７
１の回路構成は全く通常のものであつて、技術に
通じた者によつて容易に準備され得る。増幅器７
１を実現するためには種々の典型的な低電力高利
得差動増幅器回路を利用することができる。
増幅器７１の出力はPNPトランジスタ７２の
ベースに接続され、そしてこのトランジスタのエ
ミツタは導線７３に接続され、且つそれのコレク
タは導線８９によつてNPNプルダウントランジ
スタ８７に接続され且つ又抵抗９０によつて−
VCCに接続されている。プルダウントランジスタ
８７のエミツタは抵抗８８によつて−VCCに接続
されている。
導線７３はPNP電流源トランジスタ７４のコ
レクタに接続され、そしてそれのエミツタはエミ
ツタ抵抗７４Ａによつて＋VCCに接続されてい
る。導線７３は又NPNプルアツプトランジスタ
８０のベースに接続され、そしてそれのコレクタ
は＋VCCに接続されている。PNPトランジスタ７
２はNPNプルアツプトランジスタ８０のベース
を駆動するエミツタホロワとして作用する。プル
アツプトランジスタ８０のエミツタは24オーム抵
抗８１によつて出力導線８２に接続されており、
この導線上には出力電圧VOUTが発生される。外
部負荷抵抗RLは符号８３で示されていて、導線
８２を接地に結合している。帰還抵抗８６は、値
RFを持つていて、出力導線８２と導線２４との
間に結合されている。
２キロオーム抵抗８４はプルアツプトランジス
タ８０のベースと出力導線８２との間に接続され
ている。ダイオード８５のアノードは導線８２に
接続され且つそれのカソードは導線７３に接続さ
れている。
温度補償形バイアス電圧IBIASは、特定の温度で
一定であつて、PNP電流鏡映トランジスタ７４
のコレクタに発生される。トランジスタ７４はベ
ースがPNPトランジスタ７５のベースとPNPト
ランジスタ７７のエミツタとに接続されている。
トランジスタ７４のエミツタは抵抗７４Ａによつ
て＋VCCに接続されている。トランジスタ７５の
エミツタに抵抗７６によつて＋VCCに接続され、
且つトランジスタ７５のコレクタは導線７９によ
つてトランジスタ７７のベースと、NPNトラン
ジスタ９２のコレクタとに接続されている。トラ
ンジスタ７４，７５及び７７はPNP電流鏡映回
路を形成しており、これの電流はNPNトランジ
スタ９３，９５及び９６からなる回路部と、第１
図に示された電流鏡映回路４５とによつて制御さ
れる。トランジスタ７４のエミツタ面積はトラン
ジスタ７５のそれの２倍であるので、IBIAS／２に
等しい電流が（トランジスタ９３及び抵抗９４に
よつて）トランジスタ７５のコレクタに流れるよ
うにされ、且つ又その２倍の電流、すなわち
IBIAS、がトランジスタ７４のコレクタに流れるよ
うにされる。抵抗９７は導線２５と９８との間に
接続されている。
NPNトランジスタ９２のベースは接地に接続
され、且つそれのエミツタはトランジスタ９３の
コレクタに接続されている。トランジスタ９３の
エミツタは抵抗９４によつて−VCCに結合されて
いる。トランジスタ９３のベースは導線２５によ
つてダイオード接続のNPNトランジスタ９５の
コレクタ及びベースに接続されている。ダイオー
ド接続のトランジスタ９６はコレクタ及びベース
がトランジスタ９５のエミツタに接続され且つエ
ミツタが導線９８に接続されている。48オーム抵
抗９９は導線９８と−VCCとの間に接続されてい
る。
第１図及び第２図の回路に示された種々の構成
部品の例示的値は表１に示されている。
表 １ 構成部品 値 抵抗17MSBに対しては10キロオーム、他の
ビツトに対しては20キロオーム 抵抗19二つのMSBに対しては4.25キロオー
ム 他のビツトに対しては8.7
キロオーム 抵抗21 1.6キロオーム 抵抗28 ５キロオーム 抵抗29 1.6キロオーム 抵抗35 925オーム 抵抗36 800オーム 抵抗40 27キロオーム 抵抗41 27キロオーム 抵抗55 13.4キロオーム 抵抗56 5.4キロオーム 抵抗58 3.35キロオーム 抵抗59 6.15キロオーム 抵抗61 500オーム 抵抗74A 250オーム 抵抗76 500オーム 抵抗81 24オーム 抵抗84 ２キロオーム 抵抗86 ５キロオーム 抵抗88 24オーム 抵抗90 ２キロオーム 抵抗94 1.65キロオーム 抵抗97 ９キロオーム 抵抗99 48オーム コンデンサ50 0.1マイクロフアラド 次に、第２図のプツシユプル出力段６９の動作
を説明しよう。プツシユプル出力段６９の理解に
当たつては、第１図及び第２図の回路概略図によ
つて表されたモノリシツクDAC１は各NPNトラ
ンジスタの「正常」コレクタ−エミツタ降伏電圧
BVCE0がほぼ18ボルトないし22ボルトである「標
準」モノリシツクバイポーラ集積回路製造方法で
理解されるべきであることを理解することが重要
である。種々の抵抗は、例えば、各NPNトラン
ジスタのベース領域が形成されるのと同じ操作の
期間中に形成された薄膜ニクロム抵抗又は拡散Ｐ
形抵抗でよい。
NPNプルアツプトランジスタ８０は、NPNプ
ルダウントランジスタ８７がVOUTを−VCCに近づ
く電圧に引き寄せたときにトランジスタ８０に加
えられるであろうような余分のコレクタ−エミツ
タ電圧の幾らかを吸収するであろうような他の回
路部に直列に接続されないで、＋VCCに直接その
コレクタが接続されているので、その結果生じる
VOUT＋VCCとの差は正常なコレクタ−エミツタ降
伏電圧を越える。
ここで用いられたように、NPNトランジスタ
の「正常」又は「オン」コレクタ−エミツタ降伏
電圧の用語は、そのトランジスタが「オン」であ
ると考えられ、例えば少なくとも0.1ミリアンペ
アの認め得るコレクタ電流を流しているときのコ
レクタ−エミツタ降伏電圧を意味する。
この発明の重要な態様によれば、NPNプルダ
ウントランジスタ８７はエミツタが小抵抗値（24
オーム）抵抗８８によつて−VCCに結合され、且
つコレクタが、プルアツプトランジスタ８０が
VOUTを＋VCCに近づく値に引き寄せる場合に加え
られるような余分のコレクタ−エミツタ過電圧を
吸収するであろうように付加的回路部によらない
で、出力導線８２に直接接続されているので、そ
の結果生じるVOUT−VCCとの差はプルダウントラ
ンジスタ８７の「正常」コレクタ−エミツタ降伏
電圧を越える。
技術に通じた者は察知することであろうが、約
50マイクロアンペアより大きいコレクタ電流を持
つたNPNトランジスタにおいては、コレクタ−
ベース空乏領域に生じる衝突電離のために電子雪
崩現象が起きて、８０又は８７のようなNPNト
ランジスタの降伏電圧を著しく減小させることが
ある。
コレクタ−エミツタ降伏電圧がコレクタ電流及
びベース電流と共に変化する様子を第４図につい
て述べようと思うが、これの理解は第２図のプツ
シユプル出力段の動作を理解するのに役立つから
である。今度は第４図を見ると、プルアツプトラ
ンジスタ８０のような代表的なNPNトランジス
タのIC（コレクタ電流）対VCE（コレクタ−エミツ
タ電圧）特性が示されている。曲線Ａはプルアツ
プトランジスタ８０（又はプルダウントランジス
タ８７）のBVCEO（ベース開放時のコレクタ−エ
ミツタ降伏電圧）特性を示している。数マイクロ
アンペアを越えるコレクタ電流に対してはBVCEO
は約20ボルトである。曲線ＢはBVCES（ベースを
エミツタに短絡させたときのコレクタ−エミツタ
降伏電圧）特性を示している。数マイクロアンペ
アを越えるコレクタ電流においてはBVCESは約56
ボルトである。技術に通じた者は知つていること
であるが、逆コレクタ−ベース接合部漏れ電流が
トランジスタのベース領域に流れ込んでトランジ
スタの電流利得「ベータ」で増倍されて、（数百
倍の倍率で）著しく増幅されたコレクタ電流が生
じて、これにより約20ボルトのコレクタ−エミツ
タ電圧で衝突電離が発生されるので、BVCEOは
BVCESよりはるかに低い。このために急速な電子
雪崩降伏が生じて、これによりしばしばトランジ
スタの破壊及び／又はその他の有害な影響が生じ
る。
曲線Ｃ，Ｄ，Ｅ及びＦは、通常の特性試験器に
よつて試験されたときの、順次低くなつているベ
ースへの定電流駆動値及び２キロオームの抵抗に
よるBVCER（２キロオーム抵抗をベースとエミツ
タとの間に接続したときのコレクタ−エミツタ降
伏電圧）を示している。
第２図の抵抗８４及び９０はそれゆえ、プルア
ツプトランジスタ８０及びプルダウントランジス
タ８７がオフであるときのそれらのトランジスタ
のコレクタ−エミツタ降伏電圧にそれぞれ影響を
与える。プルアツプトランジスタ８０又はプルダ
ウントランジスタ８７をこれらの他方のものが高
出力電流を供給している又は引き込んでいるとき
にほとんどオフにすることは、第４図の曲線Ａに
よつて証明されているように、必ずしもそのコレ
クタ−エミツタ降伏電圧を増大させないことがわ
かる。トランジスタをオフ又は実質上オフにする
ことの外に、第４図の曲線Ｆで示されたように、
コレクタ−エミツタ降伏電圧をBVCESの方へ増大
させるためにベータ増倍を防ぐようにベースから
コレクタ−ベース漏れ電流を分流するための経路
が設けられなければならない。この背景に従つ
て、この発明のプツシユプル回路の動作は進行す
る。
アナログ加算接合部電流又はDAC出力電流IOUT
が零である零入力動作状態下ではVOUTは零ボル
トである。次に、室温動作を仮定して、IBIASは約
0.7ミリアンペアである。RLを通る電流は零であ
る。プルアツプトランジスタ８０を通る電流I4は
約0.5ミリアンペアであり且つ抵抗８４を通る電
流は約0.35ミリアンペアである。それゆえ、プル
ダウントランジスタ８７における電流I7（I3及びI4
の和）は約0.85ミリアンペアである。I3は約0.35
ミリアンペアであるので、I2も又約0.35ミリアン
ペアである。（ベース電流はすべて無視できるも
のと仮定されている。）従つて、I6も又約0.35ミ
リアンペアである。
出力状態の動作の数例が次に与えられる。
まず、アナログ電流IOUT（導線２４）が十分に
大きい値を持つていてVOUTが＋10ボルトに駆動
される場合には、RL（RL＝５キロオーム）を流れ
る電流は零の静止値から約２ミリアンペアに増大
される。RFを流れる電流I9は１ミリアンペアであ
る。それでIOHは３ミリアンペアである。我々の
コンピユータ・シミユレーシヨンの結果による
と、電流I4は約2.6ミリアンペアである。それで、
I3、従つてI1は、抵抗８１の両端間の電圧降下及
びトランジスタ８０のVBEの和における増大並び
に抵抗８４の両端間の電圧降下におけるほぼ同等
の増大のために約0.4ミリアンペアに増大される。
このためにI2、従つてI6は、IBIASが出力電流の変
化に対して一定であるので、約0.3ミリアンペア
に減小し、従つてトランジスタ８７のベースと−
VCCとの間の電圧が約0.6ボルトに減小し、このた
めにプルダウントランジスタ８７はほとんどオフ
になる。それゆえ、抵抗８１及びプルアツプトラ
ンジスタ８０のエミツタを通る帰還はプルアツプ
トランジスタ８０によつて供給される出力電流の
増大に応答してI2の減小を生じさせて、プルダウ
ントランジスタ８７を実質上オフにする。I2にお
けるこの減小は抵抗９０における十分低い電圧を
生じることになり、従つて低抵抗（２キロオー
ム）分路抵抗９０における電圧降下のためにコレ
クタ−ベース逆漏れ電流がプルダウントランジス
タ８７のベースから流れ出て、第４図に関して上
に説明されたように、そのコレクタ−エミツタ降
伏電圧を相当に増大させる。我々のコンピユー
タ・シミユレーシヨンによると、このために約
0.2マイクロアンペアの電流がプルダウントラン
ジスタ８７を流れることになつて、これの降伏電
圧を著しく増大させる。
第２の例として、RLを５キロオームから無限
大に増大し、且つVOUTを＋10ボルトにし、＋VCC
を＋15ボルトにし、−VCCを−15ボルトにした場
合には、我々のシミユレーシヨンによると、電流
I4は約0.65ミリアンペアであり、I3、従つてI1は
0.35ミリアンペアの静止値からわずかに増大さ
れ、且つI2は静止値からわずかに減小された。
（プルダウントランジスタ８７を通るI7の「最悪
の場合」又は最高値はRLが無限のときに生じ
る。）そのために、プルダウントランジスタ８７
のベースにおいては順バイアス電圧が静止値から
減小することになつて、I7の値は約20マイクロア
ンペアになる。I7のこの最悪値は、前の例に比べ
て電流I7の値が高いにもかかわらず、（第４図に
従つて）プルダウントランジスタ８７に加えられ
る25ボルトのコレクタ−エミツタ電圧を十分に越
えてプルダウントランジスタ８７のコレクタ−エ
ミツタ降伏電圧を増大させる。
第３の例として、IOUTの入力値がプルダウント
ランジスタ８７をオンにしてVOUTを−10ボルト
に引き下げる結果になつているものと仮定する。
これによりプルアツプトランジスタ８０には25ボ
ルトのコレクタ−エミツタ電圧が生じる。RLを
通つて接地から導線８２に流れる電流は静止値か
ら約２ミリアンペアに増大される。導線２４から
抵抗RFを通つて導線８２に流れる電流は約１ミ
リアンペアである。プルダウントランジスタ８７
を通る電流I7（I3＋＋IOL）は約3.3ミリアンペアで
ある。プルダウントランジスタ８７により引き出
された出力電流のこの増大のために、抵抗８８に
おける電圧の増大及び抵抗９０におけるほぼ等し
い電圧の増大の形態による帰還が生じて、I2が増
大し、これに対応してI1が減小することになる。
更に詳しくは、I2は約0.4ミリアンペアに増大さ
れて、I1、従つてI3は約0.3ミリアンペアに減小さ
れることになる。このためにプルアツプトランジ
スタ８０のベースと導線８２との間の電圧は約
0.6ボルトに減小する。我々のシミユレーシヨン
によると、このためにプルアツプトランジスタ８
０に約0.5マイクロアンペアの電流が生じて、そ
れのコレクタ−エミツタ降伏電圧はVOUTの現在
値においてそれに加えられている25ボルトのコレ
クタ−エミツタ電圧をはるかに越えて増大する。
更なる例として、負荷抵抗RLが５キロオーム
から無限大に増大された場合には、我々のシミユ
レーシヨンによると、I7は約1.35ミリアンペアに
なる。RFを通る帰還電流はやはり１ミリアンペ
アである。I2は0.35ミリアンペアの静止値よりわ
ずかに上に増大して、I1、従つてI3を約0.35ミリ
アンペアの静止値よりわずかに下に減小させる。
抵抗８４における電圧の増大によりI4は約40マイ
クロアンペアに増大する。この状態においては、
プルアツプトランジスタ８０のコレクタ−エミツ
タ降伏電圧はやはりそれに加えられる25ボルトを
十分に越えている。
次に、動作温度の増大が出力段６９の前述の動
作にどのように影響するかを考察することが必要
である。動作温度が増大すると各トランジスタの
エミツタ−ベース電圧が減小する。例えば、静止
（零入力）状態下で、温度が室温から、例えばＣ
目盛＋125度に増大すると、プルアツプトランジ
スタ８０のVBEは約200ミリボルト減小する。そ
れゆえ、IBIASを十分に減小させて、プルアツプト
ランジスタ８０及びプルダウントランジスタ８７
において室温におけるとほぼ同じ静止電流を維持
するようにしなければならない。
温度が増大したときのプルアツプトランジスタ
８０及びプルダウントランジスタ８７における静
止電流の激烈な増大を避けるために、第２図に示
された回路は、該して第３図に示された図表に従
つて、温度の増大と共にIBIASを減小させる。トラ
ンジスタ７４及び７５からなるPNP電流鏡映回
路はPNPトランジスタ７５に流れる電流を２倍
にする。第２図の回路７０が温度の増大と共に
IBIASを減小させる様子は、まず、NPNトランジ
スタ９２が自由選択のものであつて、必要なら
ば、トランジスタ９３を過大コレクタ−エミツタ
電圧から保護するという機能を果たすだけである
ということを了解することによつて理解すること
ができる。トランジスタ９３及び９５のエミツタ
の幾何学的形状は、NPNトランジスタ９３のエ
ミツタにおける電圧がＣ目盛−25ないし＋125度
の動作温度範囲にわたつてダイオード接続のトラ
ンジスタ９５のエミツタにおける電圧に実質上等
しくなるように適当に定められている。従つて、
ダイオード接続トランジスタ９６における電圧降
下に抵抗９９における小さい電圧降下を加えたも
のは抵抗９４における電圧降下に実質上等しい。
次に、第１図の電流鏡映回路４５が導線２５を
通る実質上一定の電流を与え、この電流がダイオ
ード接続のトランジスタ９５及び９６からなる経
路と抵抗９７からなる経路との間で分かれている
ことを理解することが重要である。温度が増大す
るにつれて、ダイオード接続のトランジスタ９５
及び９６のエミツタ−ベース電圧は減小する。こ
の減小は抵抗９４における電圧の減小を生じるこ
とになり、従つてIBIAS／２を減小させる。第３図
における上方の曲線Ａは抵抗９７が省略された場
合におけるIBIAS／２の減小を定量的に図示してお
り、曲線Ａは温度の減小するときのIBIAS／２にお
ける比較的直線的な減小を示している。我々の回
路動作のシミユレーシヨンによれば、この減小率
はプルアツプトランジスタ８０及びプルダウント
ランジスタ８７に一定の静止電流を維持するのに
は十分でない。抵抗９７を加えたことの効果は第
２図の曲線Ｂによつて示されたように、温度の増
大と共にIBIAS／２の減小率を加速させることであ
る。抵抗９７は導線２５からの電流の一部分をダ
イオード接続のトランジスタ９５及び９６から分
路させてこれらにおける電流密度を低下させる。
この電流密度の減小は温度に対するトランジス
タ９５及び９６におけるVBE変化率を増大させ
る。この結果、温度が増大するときの抵抗９４に
おける電圧、従つてIBIAS／２における減小率が大
きくなる。
そこで、バイアス電流回路７０の最終的効果
は、IBIASを温度の増大と共に十分に低くして、大
きい出力電流を供給し又は引き取つている出力ト
ランジスタ（８０又は８７）及びこれの関連抵抗
（８４又は９０によつて導かれる電流I1又はI2を
十分に大きくし、他方の出力トランジスタ及びこ
れの関連抵抗（８４又は９０）を「飢えさせ」
て、この飢えた出力トランジスタのコレクタ−ベ
ース逆漏れ電流がこの出力トランジスタのベース
から側路へ出るようにすることである。これによ
りその飢えた出力トランジスタのコレクタ−エミ
ツタ降伏電圧はそのBVCEOから、第４図について
の先の説明に従つて、抵抗８４又は９０の値によ
つて決まるはるかに高い値に上昇する。48オーム
抵抗９９は処理及び温度変化に対して24オーム抵
抗８１及び８８と比率整合させられている。抵抗
９４に処理及び温度変化に対して抵抗８４及び９
０と比率整合させられている。第１図のPNP電
流鏡映回路４５によつて導線２５に供給される電
流の量はIBIAS／２、従つてIBIASを制御する。
それゆえ、実質上一定の電流をダイオード接続
のトランジスタ９６及び48オーム抵抗９９に無理
に流すことによつて、抵抗９４における電圧、従
つて電流が制御され、これにより温度依存性の電
流IBIAS／２が抵抗９４に流れる。PNP電流鏡映
回路７４，７５はこの電流を２倍にしてIBIASを生
じさせ、そして次にこれは電流I1及びI2に分割さ
れて、抵抗８４及び９０に流れる比例した温度依
存性の電流を与える。技術に通じた者は理解する
ことであろうが、これらの電流によつて発生され
た電圧によつて、トランジスタ８０及び抵抗８１
が実質上一定の、比較的温度に依存しない電流I4
を発生し、且つトランジスタ８７及び抵抗８８が
実質上一定の、比較的温度に依存しない電流I7を
発生する。類似の動作は非静止状態下でも起こ
り、高温又は低温においてさえも、出力電流を供
給し又は引き取つていない出力トランジスタにお
けるコレクタ電流は非常に低いのでそれのコレク
タ−エミツタ降伏電圧は安全な値に上昇させられ
る。
今度は第１図のレベル移動回路１４の動作を説
明する。導線２に加えられるVAの低TTLレベル
はダイオード接続のトランジスタ１５のエミツタ
−ベース電圧によつて高くされて、エミツタホロ
ワトランジスタ１８のベースに加えられるが、こ
のトランジスタのエミツタは実質上VAボルトに
なつている。レベル移動抵抗１９は、抵抗４１に
比率整合させられていて、約２ボルトの電圧移動
を発生し、且つこの移動した低TTL入力電圧を
ビツト電流スイツチトランジスタ５のベースに加
える。VAが「高」であるならば、VREF1がトラン
ジスタ１８のベースに加えられ（ダイオード１５
がオフにされるため）、そしてVREF1のレベルが抵
抗１９によつて移動される。−4.75ボルトのよう
な小さい−VCCの値が与えられた場合、VB1及び
VB2の値における制約を考えると、問題はレベル
移動抵抗１９における電圧降下をＣ目盛−25度か
ら＋125度までの温度変化及び正常範囲の製造上
のパラメータ変化に対してレベル移動抵抗１９に
おける電圧低下を実質上一定に保つ方法である。
製造上のパラメータ変化及び温度変化に対するこ
の補償を達成することができないならば、回路１
４のレベル移動技術を低電圧DACに使用するこ
とは実用的でない。
電流ILS（すなわち、レベル移動電流）を変えて
抵抗１９における電圧低下を実質上一定に保つ方
法は、入力電流がトランジスタ３８、抵抗４０、
及び導線３９上の基準電圧によつて決定される
PNP電流鏡映回路３２によつてNPN電流鏡映回
路３１を駆動することである。
技術に通じた者は理解することであろうが、レ
ベル移動抵抗１９は、これが形成される種々のニ
クロム食刻工程における変化のために且つ又抵抗
１９の抵抗率を規定する種々のパラメータにおけ
る変化のために、それの抵抗値の変化を有するこ
とがある。従つて、抵抗１９に比率整合しており
且つこれと同じ幅及び端子構造を持つた抵抗４０
を利用してPNP電流鏡映回路３２を通る電流を
発生させ、抵抗１９の抵抗値における製造工程で
ひき起こされた任意の変化が、PNP電流鏡映回
路３２に対する抵抗４０によつて発生された電流
における、従つて又NPN電流鏡映回路３１にお
ける、従つてILSにおける対応する変化によつて
整合させられるようにする。
外付け分圧計４８によつてビツト電流IBITを調
整できるようにするために、第１図の回路７８は
電流IADJを温度変化又は＋VCC又は−VCCの変化に
対して実質上一定にする。この回路の設計の際に
遭遇する問題はどのようにしてこれを実現し、且
つ又DAC１が収容されているパツケージの一つ
のリード線だけを用いて導線１３上に非常に低い
雑音のバイアス電圧VB2を与えるかということで
あつた。導線４９上に発生された電圧は、ダイオ
ード接続のNPNトランジスタ６４，６６のエミ
ツタ−ベース電圧、及びVBE増倍器５３の負温度
係数並びにツエナーダイオード６５の正温度係数
のために適当に温度補償される。ツエナーダイオ
ード６５は16ビツトDACのような高確度DACに
対しては基準電圧導線６７上に許容不可能なほど
大きい量の雑音を発生するので、基準電圧を用い
て導線１３上に電圧VBEを発生する前にその雑音
を除去するために外部コンデンサを設けることが
望ましい。
理想的には、外部フイルタコンデンサの接続の
ための最良の高インピーダンス点はエミツタホロ
ワトランジスタ５１のベースの所であろう。その
場合、このエミツタホロワトランジスタ５１のベ
ースと導線６７上の高雑音基準電圧との間の高い
抵抗値（抵抗５９及び６１）はこのフイルタコン
デンサとの組合せにおいて低域RCフイルタを形
成することになろう。
４８のような外付け分圧計を接続するための理
想的な場所は、ベースが導線６７に関係づけられ
ているエミツタホロワトランジスタ（図示せず）
であろう。
不幸にも、この「理想的な」方法は二つのパツ
ケージリード線を必要とする。４８のような外付
け分圧計をエミツタホロワトランジスタ５１（外
部フイルタコンデンサを接続するための理想点）
に取り付けることは導線６０に許容不可能な負荷
を与えることになつて、VB2における変化が生じ
る。
第１図に示された回路はエミツタホロワトラン
ジスタ６２のエミツタと導線４９との間に500オ
ーム抵抗６１を設けることによつてこれらの矛盾
する要件を有効に解決している。この500オーム
抵抗は外部フイルタコンデンサ５０がエミツタホ
ロワトランジスタ６２の非常に低い抵抗値と共に
動作するのを阻止し、且つほぼ0.1マイクロフア
ラドの値を持つた比較的小さいコンデンサと共に
導線４９上の雑音の有効なフイルタ作用を可能に
する。１メガオーム以上の分圧計４８の抵抗値に
対しては、導線４９上の実効負荷は無視すること
ができる。
要約すれば、この発明の記述の実施例は、正又
は負の電源の約1.4ボルトの範囲内まで容易に振
動する出力電圧を与え、且つＣ目盛−25ないし＋
125度の温度範囲にわたつて、＋4.75ボルトから＋
15ボルト以上までの＋VCC電圧において且つ−
4.75ボルトから−15ボルト以上までの負の電圧−
VCCにおいて動作することができるプツシユプル
出力段を作つている。このプツシユプル出力段
は、同じ電源電圧及び温度範囲で動作し且つ最悪
の場合のTTLデイジタル入力論理レベルとイン
タフエースで容易に接続される１ビツトDACに
組み込まれている。既述のDACは、出力トラン
ジスタを高電源電圧での破壊に対して保護するの
に一般に使用される複雑な増幅器出力段回路構造
の使用を避けながらそれを行う。外部フイルタ作
用及びビツト電流調整機能はDACのただ一つの
リード線を用いて行われる。
これまでこの発明をその特定の実施例に関して
説明してきたが、技術に通じた者はこの発明の精
神及び範囲から外れることなく既述の実施例に
種々の変更を行うことができるであろう。例え
ば、各トランジスタがコレクタ−エミツタ過電圧
を受ける前に各トランジスタのコレクタ−ベース
逆漏れ電流に対する外部経路を与えるように回路
を動作させる技術はプツシユプル回路以外の出力
回路に利用することができる。第２図において、
抵抗９７を省いてダイオード９５又は９６の一つ
のもののベースと直列に抵抗を挿入することによ
つて、熱ドリフトの増大という同じ効果を達成す
ることができる。第１図において、導線９５上の
電圧を逓降する必要がなければ、抵抗６１は省略
することができる。正及び負の電源電圧（＋VCC
及び−VCC）がこの発明の既述の例において用い
られているけれども、電源電圧がどのような電圧
に基準づけられているかは明らかに重要ではな
い。例えば、電源電圧をすべて、接地を含めて、
VCCボルトだけ上に移動させることができるであ
ろう。
正しく認識されるべきことであるが、プツシユ
プル回路の動作を例示する目的のために与えられ
た種々の電流値は説明を簡単にするために選ばれ
たものであつて、正確なものとして解釈されるべ
きではないけれども、例示の電流値は種々のコン
ピユータ・シミユレーシヨンに基づいて選択され
ている。
【図面の簡単な説明】
第１図はこの発明の対象であるデイジタル−ア
ナログ変換器の一部分の概略図である。第２図は
第１図の回路によつて発生されたアナログ加算電
流を受ける出力増幅器の概略図である。第３図は
第２図の回路の動作を説明するのに有効な線図で
ある。第４図はNPNトランジスタのコレクタ−
エミツタ降伏特性をそれのベース及びコレクタ電
流の関数として示した線図である。 これらの図面において、１はＤ−Ａ変換器、３
Ａ，３Ｂはビツト回路、５，６はビツト電流スイ
ツチトランジスタ、１０はNPN電流源トランジ
スタ、１９はレベル移動抵抗、３１は電流源回路
（NPN電流鏡映回路）、３２はPNP電流鏡映回
路、６３は電圧基準回路、６５はツエナーダイオ
ード、４５はPNP電流鏡映回路、４８は外付け
分圧計（ビツト電流調整用）、６９はプツシユプ
ル出力段、７０は電流バイアス回路、７１は差動
増幅器、７４，７５，７７はPNP電流鏡映回路
のトランジスタ、８０はNPNプルアツプトラン
ジスタ、８７はNPNプルダウントランジスタを
示す。

Claims (1)

  1. 【特許請求の範囲】 １ 入力信号に応答した大きさの出力電圧を出力
    端子に発生するプツシユプル出力回路であつて、 (a) 出力端子と正の電源電圧端子との間に接続さ
    れており、 (イ) プルアツプトランジスタと、 (ロ) プルアツプトランジスタと出力端子と の間においてプルアツプトランジスタのコレク
    タ−エミツタ路と直列に接続された第１抵抗器
    であつて、該コレクタ−エミツタ路を流れる電
    流の大きさに応答して、プルアツプトランジス
    タのベースと出力端子との間の第１電圧の大き
    さを変更するため第１の抵抗値を有する、前記
    の第１抵抗器と、を含むプルアツプトランジス
    タ回路と、 (b) 出力端子と負の電源電圧端子との間に接続さ
    れており、 (イ) プルダウントランジスタと、 (ロ) プルダウントランジスタと負電源電圧端子
    との間においてプルダウントランジスタのコ
    レクタ−エミツタ路と直列に接続された第２
    の抵抗器であつて、該コレクタ−エミツタ路
    を流れる電流の大きさに応答してプルダウン
    トランジスタのベースと負電源電圧端子との
    間の第２電圧の大きさを変更するため第２抵
    抗値を有する、前記の第２抵抗器と、 を含むプルダウントランジスタ回路と、及び (c) プルアツプトランジスタとプルダウントラン
    ジスタとにバイアス電流を供給するバイアス回
    路であつて、該バイアス回路は、 (イ) 実質上一定のバイアス電流を発生するバイ
    アス電流源と、 (ロ) 該実質上一定のバイアス電流を入力信号に
    応答して分割してプルアツプトランジスタ用
    の第１バイアス電流と、プルダウントランジ
    スタ用の第２バイアス電流とを発生するバイ
    アス電流分割回路と、 (ハ) プルアツプトランジスタのベースと出力端
    子との間に接続されており、プルアツプトラ
    ンジスタをバイアスするため第１抵抗値と所
    定の関係の第３抵抗値を有する第３の抵抗器
    であつて、第１電圧の大きさの増大に応答し
    て第１バイアス電流の大きさを増大させ且つ
    それに応じて第２バイアス電流を減少させ、
    それによつて、第２電圧を減少させてプルダ
    ウントランジスタのコレクタ−エミツタ降伏
    電圧を増大させる、前記の第３抵抗器と、 (ニ) プルダウントランジスタのベースと負電源
    電圧端子との間に接続されており、プルダウ
    ントランジスタをバイアスするため第２抵抗
    値と所定の関係の第４抵抗値を有する第４の
    抵抗器であつて、第２電圧の大きさの増大に
    応答して第２バイアス電流の大きさを増大さ
    せ且つそれに応じて第１バイアス電流を減少
    させ、それによつて第１電圧を減少させてプ
    ルアツプトランジスタのコレクタ−エミツタ
    降伏電圧を増大させる、前記の第４抵抗器
    と、 を含むバイアス回路と、 から成るプツシユプル出力回路。 ２ 第３抵抗器の第３抵抗値及び第４抵抗器の第
    ４抵抗値が十分に低くて、プルアツプトランジス
    タのBVCER降伏電圧が常に出力端子と正電源電圧
    端子との間の電圧差よりも小さいこと、及びプル
    ダウントランジスタのBVCER降伏電圧が常に出力
    端子と負電源電圧端子との間の電圧差より小さい
    こと、がそれぞれ確保されている、特許請求の範
    囲第１項に記載のプツシユプル出力回路。 ３ バイアス電流源が、プツシユプル出力回路の
    温度の増大と共にバイアス電流を減少させるた
    め、電流制御回路により制御される電流源を備え
    ており、その電流制御回路が、第５抵抗器と直列
    の第１トランジスタのエミツタ−ベース接合部を
    含む経路と並列に接続され且つ又第６抵抗器と並
    列に接続された第１及び第２の直列接続のダイオ
    ードを備えており、その結果生じる第５抵抗器に
    おける電圧降下によりバイアス電流の値が制御さ
    れるようになつている、ことを特徴とする特許請
    求の範囲第１項に記載のプツシユプル出力回路。 ４ 該プツシユプル出力回路は集積回路であり、
    プルアツプトランジスタとプルダウントランジス
    タが、夫々、NPNトランジスタであること、を
    特徴とする特許請求の範囲第１項記載のプツシユ
    プル出力回路。
JP61061963A 1985-05-08 1986-03-19 プッシュプル出力回路 Granted JPS61263324A (ja)

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US06/732,168 US4611178A (en) 1985-05-08 1985-05-08 Push-pull output circuit
US732168 1985-05-08

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Publication Number Publication Date
JPS61263324A JPS61263324A (ja) 1986-11-21
JPH0340538B2 true JPH0340538B2 (ja) 1991-06-19

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JP61061963A Granted JPS61263324A (ja) 1985-05-08 1986-03-19 プッシュプル出力回路

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JP (1) JPS61263324A (ja)
KR (1) KR900006823B1 (ja)
DE (1) DE3615513A1 (ja)
FR (1) FR2581814B1 (ja)
GB (1) GB2175164B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2214803B (en) * 1988-02-08 1992-07-29 Pleated Curtain Company Limite Improvements relating to curtaining
US5001482A (en) * 1990-06-11 1991-03-19 International Business Machines Corporation BiCMOS digital-to-analog converter for disk drive digital recording channel architecture
JP2000075942A (ja) * 1998-08-27 2000-03-14 Mitsumi Electric Co Ltd オフセット電圧トリミング回路
JP2000277622A (ja) * 1999-01-18 2000-10-06 Sony Corp 半導体装置およびその製造方法
CN103616916A (zh) * 2013-11-27 2014-03-05 苏州贝克微电子有限公司 一种低电压差稳压器的电压差的电路
CN118137895A (zh) * 2023-12-12 2024-06-04 南通市久正人体工学股份有限公司 采用霍尔元件的无刷电机采样电路、升降支腿及升降桌

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5026449A (ja) * 1973-07-07 1975-03-19
JPS55163918A (en) * 1979-06-07 1980-12-20 Nec Corp Logic gate circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3376515A (en) * 1965-03-05 1968-04-02 William G. Dilley Single-ended, push-pull transistor audio amplifier
US3462697A (en) * 1965-07-09 1969-08-19 Applied Dynamics Inc Stabilized amplifier having improved overload recovery
GB1125302A (en) * 1965-11-30 1968-08-28 M E L Equipment Co Ltd Improvements in or relating to a circuit arrangement for fault protection in an electronic switch
DE2148437C3 (de) * 1971-09-28 1974-02-21 Siemens Ag, 1000 Berlin U. 8000 Muenchen Schaltungsanordnung zur Verbesserung der Kurzschlußfestigkeit von Schaltkreisen vom Typ der Langsamen störsicheren Logik
JPS4968642A (ja) * 1972-11-06 1974-07-03
US3855540A (en) * 1973-12-13 1974-12-17 Rca Corp Push-pull transistor amplifier with driver circuits providing over-current protection
GB1537484A (en) * 1976-01-27 1978-12-29 Rca Corp Transistor amplifier with over-current prevention circuitry
US4078207A (en) * 1977-01-07 1978-03-07 Rca Corporation Push-pull transistor amplifier with driver circuitry providing over-current protection
JPS5837138Y2 (ja) * 1977-02-24 1983-08-22 株式会社東芝 増幅回路の保護回路
JPS6221052Y2 (ja) * 1978-08-18 1987-05-28
US4232273A (en) * 1979-01-29 1980-11-04 Rca Corporation PNP Output short circuit protection
US4375074A (en) * 1980-08-08 1983-02-22 Reliance Electric Company Dual-mode transistor turn-off

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5026449A (ja) * 1973-07-07 1975-03-19
JPS55163918A (en) * 1979-06-07 1980-12-20 Nec Corp Logic gate circuit

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GB8611250D0 (en) 1986-06-18
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FR2581814B1 (fr) 1994-04-08
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JPS61263324A (ja) 1986-11-21
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US4611178A (en) 1986-09-09

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