KR20010041971A - 스위치 회로 - Google Patents

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KR20010041971A
KR20010041971A KR1020007010296A KR20007010296A KR20010041971A KR 20010041971 A KR20010041971 A KR 20010041971A KR 1020007010296 A KR1020007010296 A KR 1020007010296A KR 20007010296 A KR20007010296 A KR 20007010296A KR 20010041971 A KR20010041971 A KR 20010041971A
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transistor
bipolar transistor
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collector
bipolar
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KR1020007010296A
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니스벳그래임아써
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

저전압 CMOS 신호가 바이폴라 전류원 또는 싱크 회로를 제어하게 하는 BiCMOS 스위치 회로가 기술된다. 그 회로는 제 1의 바이폴라 트랜지스터를 통해 정전류를 도출하는 전류 미러 회로를 포함한다. 그 트랜지스터의 컬렉터는 우선 제 2의 바이폴라 트랜지스터를 통해서 회로 출력에 접속되고, 그 다음 CMOS 트랜지스터를 통해서 양의 전압 공급원에 접속된다. CMOS 트랜지스터의 게이트에 공급된 입력 제어 신호에 따라서, 그 장치는 스위치-온되거나 스위치-오프될 수 있다. CMOS 트랜지스터가 스위치-오프될때, 제 1의 바이폴라 트랜지스터를 통한 정전류가 회로 출력을 통해서 도출된다. CMOS 트랜지스터가 스위치-온될때, 제 1의 바이폴라 트랜지스터를 통한 정전류는 CMOS 트랜지스터를 통해 도출되고 그 출력 전류는 제로이다. 디지털 대 아날로그 변환기는 이와 같은 회로 그룹을 만듦으로써 형성될 수 있고, 각각의 전류 미러 회로의 1/2은 공통되어 있으며, 그 회로는 다양한 정전류를 갖고, 각각의 제어 입력에서 입력 디지털 신호의 다양한 비트를 수신한다.

Description

스위치 회로{SWITCH CIRCUIT}
BiCMOS 전류 스위칭 회로는 공지되어 있고, 상기 회로에서 CMOS 트랜지스터에 인가된 신호는 바이폴라 트랜지스터를 통해 전류를 결정한다. 예를 들어, 전류 제어 디지털 대 아날로그 변환기는 다수의 바이폴라 장치를 포함하고, 각각의 바이폴라 장치는 그 자신과 관련된 각각의 CMOS 장치를 가지고, 바이폴라 장치에 의해 도출된 전체 전류는 CMOS 장치로의 입력에 의해 결정된다.
이것의 예로서, US-5,548,288은 전류 제어 디지털 대 아날로그 변환기에서 사용하기 위한 전류 셀과 전류 스위치를 기술한다. 상술된 회로에서, 출력 전류는 회로 입력에 인가된 디지털 신호에 의해 결정된다.
그러나, 상술된 회로는 비교적 상당히 많은 수의 구성요소를 포함하고 집적 회로에서 비교적 큰 면적을 사용한다는 단점을 가진다.
본 발명은 스위치 회로에 관한 것이며, 특히 저전압 CMOS 신호가 바이폴라 전류원 또는 싱크(sink) 회로를 제어하게 하는 BiCMOS 회로에 관한 것이다.
도 1은 본 발명에 따른 제 1의 전류 싱크 회로의 회로도.
도 2는 본 발명에 따른 제 2의 전류 싱크 회로의 회로도.
도 3은 본 발명에 따른 제 3의 전류 싱크 회로의 회로도.
도 4는 본 발명에 따른 전하 펌프 회로의 회로도.
본 발명은 일부 실시예에서, 적어도 일부 종래 기술 회로들보다 더 적은 구성요소를 사용해서 구현될 수 있고 집적회로에서 더 적은 면적을 사용하는 회로를 제공한다.
특히, 본 발명의 제 1 양태에 따른 실시예는 작동시 전류를 유도하는 제 1의 바이폴라 트랜지스터를 포함하는 BiCMOS 회로를 제공한다. 제 1의 바이폴라 트랜지스터의 컬렉터는 CMOS 트랜지스터를 통해 전압원에 접속되고, 제 2의 바이폴라 트랜지스터를 통해 회로 출력에 접속된다. 제 2의 바이폴라 트랜지스터를 통해 도출된 출력 전류는 CMOS 트랜지스터가 자신에 인가된 제어 전압에 의해 턴온되는지 또는 턴오프되는지에 의지한다.
본 발명의 제 2 양태에 따르면, 본 발명의 제 1 양태에 따른 다수의 BiCMOS 회로를 포함한 디지털 대 아날로그 변환기가 제공된다. 각각의 제 1의 바이폴라 트랜지스터는 부가적인 바이폴라 트랜지스터와 함께 각각의 전류 미러 (mirror) 회로를 형성하고 각각의 CMOS 트랜지스터에 인가된 각각의 제어 전압에 의지하는 전체 출력 전류를 형성하도록 추가될 수 있는 각각의 전류들을 유도한다.
본 발명의 제 3 양태에 따르면, 본 발명의 제 1 양태에 따른 두 BiCOMS 회로를 포함하는 전하 펌프 회로가 제공된다. 제 1의 회로는 전류원으로서 구성되고 제 2의 회로는 전류 싱크로서 구성된다. 두 회로로의 입력을 제어하면은 출력 전류를 변화시킨다.
도 1은 본 발명에 따른, 스위칭된 전류 싱크로서 동작하는 제 1의 회로를 도시한 것이다. 도 1의 회로는 종래의 바이폴라 이미터 폴로워(emitter follower) 증가 전류 미러 회로 (2)에 근거를 두고, 그 전류 미러 회로는 정전류 Iref를 발생시키는 정전류원 (4)을 포함하고, 적당한 바이폴라 양의 전압 공급원 (Vcc)과 NPN 바이폴라 트랜지스터 (6)의 컬렉터 사이에 접속되고, 그 트랜지스터 (6)의 이미터는 저항 R의 저항기 (8)를 통해 접지에 접속된다. 그 트랜지스터 (6)의 베이스는 부가적인 NPN 바이폴라 트랜지스터 (10)의 베이스에 접속되고, 그 트랜지스터 (10)의 이미터는 저항기 (12)를 통해 접지에 접속된다. 이 도시된 실시예에서, 저항기 (12)는 저항기 (8)의 저항값과 같은 저항값 R을 가진다. 저항기들 (8,12)의 효과는 트랜지스터들 (6,10)을 통해 전류를 제어하는 것이다. 이러한 저항기는 회로로부터 생략될 수 있고, 어느 필요한 스케일링 (scaling)은 트랜지스터의 이미터 영역을 스케일링함으로써 성취된다는 것을 인지하게 될 것이다.
전류 미러 회로 (2)는 제 3의 NPN 바이폴라 트랜지스터(14)를 부가로 포함하고, 그 트랜지스터 (14)의 베이스는 트랜지스터 (6)의 컬렉터에 접속되며, 그 트랜지스터(14)의 컬렉터는 양의 전압 공급원 (Vcc)에 접속되고, 그 트랜지스터(14)의 이미터는 트랜지스터들 (6,10)의 베이스에 접속된다. 만약 결과적으로 전류 미러의 정확도 면에서 축소되는 것이 받아들여질 수 있다면, 이 이미터 폴로워 트랜지스터 (14)는 생략될 수 있다는 것을 인지하게 될 것이다.
본 발명의 이 도시된 실시예에 따른 스위치의 부분으로서, 제 4의 NPN 바이폴라 트랜지스터 (16)는 이미터가 그 트랜지스터 (10)의 컬렉터에 접속되고, 컬렉터는 출력 단자 (18)에 접속된다. 그 트랜지스터 (16)의 베이스는 전압원 (20)에 의해 설정된 전압 레벨로 바이어스 되고, 그 전압원의 음의 단자는 접지와 접속된다. 예를 들어, 이 전압 레벨은 3.Vbe로 설정될 수 있고, 여기서 Vbe는 트랜지스터를 턴온하기 위해 필요한 베이스-이미터 전압이다.
최종적으로, 도 1의 회로는 PMOS 트랜지스터 (22)를 포함하고, 그 트랜지스터 (22)의 소스는 적당한 양의 MOS 전압 공급원 (Vdd)에 접속되고, 트랜지스터 (22)의 드레인은 트랜지스터 (16)의 이미터와 트랜지스터 (10)의 컬렉터의 접속부에 접속된다. PMOS 트랜지스터 (22)의 게이트 단자는 논리 입력 신호를 수신하는 제어 입력 (24)에 접속된다.
제어 입력 (24)에서 입력 신호가 높을때, MOS 트랜지스터 (22)는 턴오프되고, 전류 미러 회로 (2)는 종래의 방식으로 작동한다. 그러므로, 바이폴라 트랜지스터 (16)는 턴온되고, 트랜지스터 (10)의 컬렉터 전류는 트랜지스터 (16)를 통해 도출되므로 출력 단자 (18)를 통해 도출된 출력 전류로서 나타난다. 이 도해된 실시예에서와 같이, 저항기 (12)의 저항값이 저항기 (8)의 저항값과 같다면, 출력 전류는 전류원 (4)에 의해 발생된 전류 Iref와 동일하게 할 수 있다.
반면, 제어 입력 (24)에서 입력 신호가 낮다면, MOS 트랜지스터 (22)는 턴온된다. 그 경우에, 트랜지스터 (16)의 이미터와 트랜지스터 (10)의 컬렉터의 접속부에서 전압은 높고 (MOS 트랜지스터 (22)의 특성에 의존하는 (Vdd)에 가깝고), 트랜지스터 (16)는 턴오프된다. 그러므로 트랜지스터 (10)의 모든 컬렉터 전류는 MOS 트랜지스터 (22)를 통해 도출된다.
그러므로 출력 단자 (18)를 통해 도출된 출력 전류는 제로이다.
출력 전류는 임의의 다음의 회로 블럭 전원 투입 또는 전원 차단 하는데 사용될 수 있다. 그러므로 출력 전류는 CMOS와 CML 레벨들 사이의 제어 신호 레벨의 스위칭을 필요로 하지 않고, MOS 트랜지스터 (22)의 게이트에 인가된 디지털 신호에 의해 스위칭될 수 있다. 더구나, 다음의 제어 회로 블럭이 고전압 블럭이면 이것은 저전압 CMOS 신호에 의해 제어될 수 있다.
도 2는 도 1의 스위치에 근거한 디지털 대 아날로그 변환기를 도시한 것이다. 도 2의 D-A 변환기에서, 예를 들면, 입력 디지털 신호의 다양한 비트를 수신하는 다수의 입력과 각각의 출력이 있다. 각각의 그런 입력과 출력은 도 1에 도시된 형태의 각각의 전류 미러 회로에 관련된다.
도 2에서, 정전류 Iref를 발생시키는 정전류원 (104)은 적당한 바이폴라 양의 전압 공급원 (Vcc)과 NPN 바이폴라 트랜지스터 (106)의 컬렉터 사이에 접속되고, 그 트랜지스터 (106)의 이미터는 저항 R의 저항기 (108)를 통해 접지에 접속된다. 그 트랜지스터 (106)는 다양한 입력에 관련된 각각의 전류 미러 회로의 각각에 공통이고, 다양한 입력에 관련된 각각의 전류 미러 회로의 1/2을 형성한다.
도 1에서와 같이, 그 회로는 바이폴라 트랜지스터 (114)를 부가로 포함하고, 그 트랜지스터 (114)의 베이스는 트랜지스터 (106)의 컬렉터와 접속되고, 그 트랜지스터 (114)의 컬렉터는 양의 전압 공급원 (Vcc)에 접속되고, 그 트랜지스터 (114)의 이미터는 트랜지스터 (106)의 베이스에 접속된다.
또한 도 1에서와 같이, 도 2의 회로는 부가적인 NPN 바이폴라 트랜지스터 (110)를 포함하고, 그 트랜지스터 (110)의 베이스는 트랜지스터 (106)의 베이스와 접속되고, 그 트랜지스터 (110)의 이미터는 저항기 (112)를 통해 접지에 접속된다.
이 도시된 실시예에서, 저항기 (112)는 저항기 (108)의 저항값과 같은 저항값 R을 가져서 트랜지스터 (110)를 통해 도출된 전류는 전류원 (104)에 의해 발생된 전류 Iref와 같게 된다.
제 4의 NPN 바이폴라 트랜지스터 (116)는 이미터가 트랜지스터 (110)의 컬렉터에 접속되고, 컬렉터는 출력 단자 (OP1)에 접속된다. 그 트랜지스터(116)의 베이스는 전압원 (120)에 의해 설정된 전압 레벨로 바이어스되고, 전압원의 음의 단자는 접지에 접속된다. 예를 들어, 이 전압 레벨은 3.Vbe로 설정될 수 있고, 여기서 Vbe는 트랜지스터를 턴온하는데 필요한 베이스-이미터 전압이다.
최종적으로, 제 1의 전류 미러 회로는 PMOS 트랜지스터 (122)를 포함하고, 그 트랜지스터 (122)의 소스는 적당한 양의 MOS 전압 공급원 (Vdd)에 접속되고, 그 트랜지스터(122)의 드레인은 트랜지스터 (116)의 이미터와 트랜지스터(110)의 컬렉터의 접속부에 접속된다. PMOS 트랜지스터 (122)의 게이트 단자는 논리 입력 신호를 수신하는 제어 입력 (IP1)에 접속된다.
마찬가지로, 제 2의 전류 미러 회로는 부가적인 NPN 바이폴라 트랜지스터 (130)를 포함하고, 그 트랜지스터 (130)의 베이스는 트랜지스터 (106)의 베이스에 접속되고, 그 트랜지스터 (130)의 이미터는 저항기 (132)를 통해 접지에 접속된다.
이 도시된 실시예에서, 저항기 (132)는 저항값 R/n, 즉 저항기 (108)의 저항값의 정수 소수부를 가진다.
부가적인 NPN 바이폴라 트랜지스터 (136)는 이미터가 트랜지스터 (130)의 컬렉터와 접속되고 컬렉터가 출력 단자 (OP2)에 접속된다. 트랜지스터 (116)와 같이 그 트랜지스터 (136)의 베이스는 전압원 (120)에 의해 설정된 전압 레벨로 바이어스 된다.
최종적으로, 제 2의 전류 미러 회로는 PMOS 트랜지스터(142)를 포함하고, 그 트랜지스터 (142)의 소스는 양의 MOS 전압 공급원 (Vdd)에 접속되고 그 트랜지스터 (142)의 드레인은 트랜지스터 (136)의 이미터와 트랜지스터 (130)의 컬렉터의 접속부에 접속된다. PMOS 트랜지스터 (142)의 게이트 단자는 논리 입력 신호를 수신하는 제어 입력 (IP2)에 접속된다.
비록 도 2에서 도시된 회로가 두개의 회로 입력, 두개의 출력, 두개의 전류 미러 회로를 가진다 할지라도, 그것은 요구되는 것과 같이 반복되는 바이폴라 트랜지스터들 (130,136), 저항기 (132)와 PMOS 트랜지스터 (142)를 가진, 그리고 아마도 다양한 저항기(들)의 저항값을 가진 임의의 편리한 수의 그런 회로를 포함할 것이다.
도 2의 회로는 도 1의 회로에 비슷한 방식으로 작동한다. 그래서 제어 입력 (IP1) 또는 (IP2)의 하나에서 입력 신호가 높을때, 관련된 MOS 트랜지스터 (122) 또는 (142)는 턴오프되고, 트랜지스터 (110) 또는 (130)의 컬렉터 전류는 트랜지스터 (116) 또는 (136)을 통해 도출되므로 출력 단자 (OP1) 또는 (OP2)를 통해 도출된 출력 전류로서 나타난다.
반면, 만약 제어 입력 (IP1) 또는 (IP2)의 하나에서 입력 신호가 낮다면, 관련된 MOS 트랜지스터 (122) 또는 (142)는 턴온된다. 이 경우에는 트랜지스터 (116) 또는 (136)은 턴오프된다. 그러므로, 트랜지스터 (110) 또는 (130)의 모든 컬렉터 전류는 MOS 트랜지스터 (122) 또는 (142)를 통해 도출되고, 출력 단자 (OP1) 또는 (OP2)를 통해 도출된 출력 전류는 제로이다.
출력 단자 (OP1)과 (OP2)에서 출력 전류는 입력 단자 (IP1)과 (IP2)에서 디지털 입력에 응답하여 전체적인 아날로그 출력을 제공하기 위해 합계될 것이다.
이 도시된 실시예에서와 같이, 만약 저항기 (112)의 저항값이 R, 즉 저항기 (108)의 저항값과 같다면, 출력 단자 (OP1)에서 출력 전류는 전류원 (104)에 의해 발생된 전류 Iref와 동일하게 될 수 있다.
한편, 만약 저항기 (132)의 저항값이 R/n, 즉 저항기 (108)의 저항값의 정수 소수부와 같다면, 출력 단자 (OP2)에서 출력 전류는 전류원 (104)에 의해 발생된 전류의 정수배 n.Iref로 동일하게 될 수 있다.
그러므로, 이 예에서 두개의 입력 (IP1),(IP2)에 인가된 디지털 신호를 선택함으로써, 전체적인 출력 전류는 0, Iref, n.Iref, 또는 (n+1).Iref와 동일하게 될 수 있다. 예를 들면, 이것은 만약 n=2 라면 특히 유용할 것이다. 둘 이상의 입력과 출력이 있는 곳에서, 저항기의 저항값은 R/n의 값으로서 선택될 수 있는데, 그 n은 다양한 전류 미러 회로에서 2의 거듭제곱이다.
도 3은 본 발명에 따른 대체 회로를 도시한 것이고, 도 1의 회로의 구성요소에 대응하는 구성요소는 동일한 참조 번호로 표시된다. 도 3의 회로에서, 전류 미러는 없으나 트랜지스터 (10)의 베이스와 접지 레일(rail) 사이에 접속된 기준 전압원 (160)이 있기 때문에 트랜지스터 (10)를 통해서 전류는 발생한다. 저항기 (12) 양단의 전압 강하는 기준 전압과 트랜지스터 (10)의 베이스-이미터 전압에 의해 설정되고, 그 다음 저항기 (12)의 값은 트랜지스터 (10)를 통과한 전류를 결정한다.
그 회로는 본원에서 전류 싱크로서 기술되었지만, 유사한 전류원 버젼이 제어 입력에서 PMOS 대신에 PNP 바이폴라 트랜지스터와 NMOS 트랜지스터를 사용함으로써 만들어 질 수 있다.
도 4는 본 발명에 따른 이전에 기술된 두 회로, 즉 전류 싱크 회로 (180)와 전류원 회로 (186)로 구성된 전하 펌프 회로를 도시한 것이다.
전류 싱크 회로 (180)는 NPN 바이폴라 트랜지스터 (184)를 포함하고, 그 트랜지스터 (184)의 컬렉터 단자는 정전류 Iref를 발생시키는 정전류원 (186)에 접속된다. 그 트랜지스터 (184)의 이미터 단자는 저항기 (188)을 통해 접지에 접속된다. 그 트랜지스터 (184)의 베이스 단자는 부가적인 NPN 바이폴라 트랜지스터 (190)의 베이스 단자에 접속되고, 그 트랜지스터 (190)의 이미터 단자는 부가적인 저항기 (192)를 통해 접지에 접속된다. 제 3의 NPN 바이폴라 트랜지스터 (194)는 베이스 단자가 트랜지스터 (184)의 컬렉터 단자에 접속되고, 컬렉터 단자는 양의 전압 공급원 (Vcc)에 접속되고 이미터 단자는 트랜지스터 (184,190)의 베이스 단자에 접속된다. 제 4의 NPN 바이폴라 트랜지스터 (196)는 이미터 단자가 트랜지스터 (190)의 컬렉터 단자에 접속되고, 컬렉터 단자는 출력값 IOUT가 얻어지는 출력 지점에 접속된다. 트랜지스터 (196)의 베이스 단자는 전압원 (198)에 의해 적당한 레벨로 바이어스 된다.
최종적으로, 전류 싱크 회로 (180)는 PMOS 트랜지스터 (200)을 포함하고, 그 트랜지스터 (200)의 소스는 양의 전압 공급원 (Vdd)에 접속되고, 그 트랜지스터 (200)의 드레인은 트랜지스터 (196)의 이미터와 트랜지스터 (190)의 컬렉터 사이의 노드에 접속된다. PMOS 트랜지스터 (200)의 게이트 단자는 논리 입력 신호를 수신하는 제어 입력 (IP2)에 접속된다.
도 1의 회로에 관하여 이전에 기술된 것과 같이, 단자 (IP2)에서 입력 신호가 높을때, 기준 전류 Iref와 같은 전류가 출력 단자 IOUT로부터 도출되는데 반하여, 입력 신호가 낮을때, 전류는 도출되지 않는다.
이전에 기술된 것과 같이, 전류원 회로 (182)는 전류 싱크 회로 (180)과 유사하다.
특히, 전류원 회로 (182)는 PNP 트랜지스터(202)를 포함하고, 그 트랜지스터 (202)의 이미터 단자는 저항기 (204)를 통해 양의 전압 공급원 (Vcc)에 접속된다. 그 트랜지스터 (202)의 컬렉터 단자는 전류원 (186)에 접속되고 그것의 베이스 단자는 제 2의 PNP 바이폴라 트랜지스터 (206)의 베이스 단자에 접속된다. 제 2 PNP 트랜지스터 (206)의 이미터 단자는 또한 각각의 저항기 (208)을 통해 양의 공급 레일에 접속되고, 컬렉터 단자는 제 3의 PNP 트랜지스터 (210)의 이미터 단자에 접속된다. 이 제 3의 트랜지스터 (210)의 컬렉터 단자는 출력 단자 (IOUT)에 접속되고, 베이스 단자는 전압 공급원 (212)에 의하여 적당한 전압 레벨로 바이어스 된다. 한편, 제 4의 PNP 바이폴라 트랜지스터 (214)는 이미터 단자가 트랜지스터들 (202,206)의 베이스 단자에 접속되고, 베이스 단자는 트랜지스터 (202)의 컬렉터 단자에 접속되고 컬렉터 단자는 접지에 접속된다.
NMOS 트랜지스터 (216)는 소스 단자가 접지에 접속되고, 드레인 단자가 트랜지스터 (206)의 컬렉터 단자와 트랜지스터 (210)의 이미터 단자 사이의 노드에 접속되고, 게이트 단자는 입력 단자 (IP1)에 접속된다. 이 입력에서 신호가 낮을때, 기준 전류 Iref와 같은 전류는 출력 단자 (IOUT)에 공급되는데 반하여, 입력 단자 (IP1)에 공급된 입력 신호가 높을때, 전류는 공급되지 않는다.
그러므로, 전체적인 회로는 전하 펌프 회로로서 동작하는데, 이 출력 전류는 인가된 입력 신호의 값에 좌우된다.
두 입력 모두 낮을때, 기준 전류 Iref와 같은 전류는 출력 단자 (IOUT)에 공급된다. 두 입력 모두 높을때, 기준 전류 Iref와 같은 전류는 출력 단자 (IOUT)로부터 도출된다. 단자 (IP1)에서 입력 신호가 높고 단자 (IP2)에서 입력 신호가 낮을때, 전류는 출력에 공급되지 않는다. 입력 단자 (IP1)에서 신호가 낮고 입력 단자 (IP2)에서 신호가 높을때, 전류 싱크와 전류원 회로는 둘다 활성화되고 출력 단자에 공급된 전류는 명목상으로 제로이다. 그러나 이 상황에서, 두 회로 사이의 임의의 오정합(mismatch)은 누설 전류를 초래하고, 그래서 실용적인 목적을 위해 이 상태는 가급적 회피된다.
그러므로, 저전압 CMOS 신호가 집적회로에서 많은 수의 구성요소 또는 많은 표면적을 필요로 하지 않고, 바이폴라 전류원 또는 싱크 회로를 제어하게 하는 회로가 기술된다.

Claims (10)

  1. BiCMOS 스위치 회로로서,
    제 1의 바이폴라 트랜지스터와,
    상기 제 1의 바이폴라 트랜지스터를 통해서 정전류를 도출하는 수단과,
    상기 제 1의 바이폴라 트랜지스터의 컬렉터와 회로 출력 사이에 접속된 제 2의 바이폴라 트랜지스터및,
    상기 제 1의 바이폴라 트랜지스터의 컬렉터와 전압원 사이에 접속된 CMOS 트랜지스터를 구비하며, 상기 CMOS 트랜지스터의 게이트 단자는 입력 제어 신호를 수신하기 위해 접속되는, BiCMOS 스위치 회로.
  2. 제 1항에 있어서,
    정전류를 도출하는 상기 수단은 전류 미러 회로인데,
    제 3의 바이폴라 트랜지스터와,
    전압원과 상기 제 3의 바이폴라 트랜지스터의 컬렉터 사이에 접속된 정전류원과,
    접지와 상기 제 3의 바이폴라 트랜지스터의 이미터 사이에 접속된 제 1 저항기를 구비하며, 상기 제 3의 바이폴라 트랜지스터의 베이스는 상기 제 1의 바이폴라 트랜지스터의 베이스에 접속된 것을 특징으로 하는 BiCMOS 스위치 회로.
  3. 제 2항에 있어서,
    접지와 상기 제 1의 바이폴라 트랜지스터의 이미터 사이에 접속된 제 2의 저항기를 더 구비하며,
    상기 제 1의 바이폴라 트랜지스터를 통한 정전류의 크기는 상기 제 1과 제 2의 저항기의 상대적인 저항값에 의해 결정되는 것을 특징으로 하는 BiCMOS 스위치 회로.
  4. 제 1항에 있어서,
    상기 제 2의 바이폴라 트랜지스터의 베이스는 이미터 전압이 제로일때, 트랜지스터를 턴온하기에 충분하지만 양의 공급 전압보다 낮은 전압으로 바이어스되는 것을 특징으로 하는 BiCMOS 스위치 회로.
  5. 제 1항에 있어서,
    상기 바이폴라 트랜지스터는 NPN 트랜지스터이며, 상기 CMOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 BiCMOS 스위치 회로.
  6. 제 1항에 있어서,
    상기 바이폴라 트랜지스터는 PNP 트랜지스터이며, 상기 CMOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 BiCMOS 스위치 회로.
  7. 디지털 대 아날로그 변환기로서,
    다수의 제 1의 바이폴라 트랜지스터와,
    상기 제 1의 바이폴라 트랜지스터를 통해 각각의 정전류를 도출하는 전류 미러 회로와,
    상기 제 1의 바이폴라 트랜지스터 각각의 하나의 컬렉터와 각각의 회로 출력 사이에 각각 접속된 다수의 제 2의 바이폴라 트랜지스터와,
    상기 제 1의 바이폴라 트랜지스터 각각의 하나의 컬렉터와 양의 전압 공급원 사이에 각각 접속된 다수의 CMOS 트랜지스터및,
    출력 아날로그 신호를 제공하기 위하여 회로 출력에서 전류를 합계하기 위한 출력 회로를 구비하며, 상기 CMOS 트랜지스터의 게이트 단자는 입력 디지털 신호의 비트 각각을 수신하기 위해 접속되는, 디지털 대 아날로그 변환기.
  8. 제 7항에 있어서,
    상기 전류 미러 회로는,
    제 3의 바이폴라 트랜지스터와,
    전압원과 상기 제 3의 바이폴라 트랜지스터의 컬렉터 사이에 접속된 정전류원과,
    접지와 상기 제 3의 바이폴라 트랜지스터의 이미터 사이에 접속된 제 1 저항기를 구비하며,
    상기 제 3의 바이폴라 트랜지스터의 베이스는 각각의 제 1의 바이폴라 트랜지스터의 베이스에 접속되는 것을 특징으로 하는 디지털 대 아날로그 변환기.
  9. 제 8항에 있어서,
    접지와 상기 각각의 제 1의 바이폴라 트랜지스터의 이미터 사이에 접속된 다수의 제 2의 저항기를 더 구비하며, 상기 제 1의 바이폴라 트랜지스터를 통한 각각의 정전류의 크기는 상기 제 1의 저항기와 상기 제 2의 저항기 각각의 상대적인 저항값에 의해 결정되는 것을 특징으로 하는 디지털 대 아날로그 변환기.
  10. 전하 펌프로서,
    제 1의 NPN 바이폴라 트랜지스터와,
    상기 제 1의 NPN 바이폴라 트랜지스터를 통해 정전류를 도출하는 수단과,
    상기 제 1의 NPN 바이폴라 트랜지스터의 컬렉터와 회로 출력 사이에 접속된 제 2의 NPN 바이폴라 트랜지스터와,
    상기 제 1의 NPN 바이폴라 트랜지스터의 컬렉터와 양의 전압 공급원 사이에 접속된 PMOS 트랜지스터를 구비하며, 상기 PMOS 트랜지스터의 게이트 단자는 제 1의 입력 제어 신호를 수신하기 위해 접속되는, 제 1의 BiCMOS 스위치 회로와,
    제 1의 PNP 바이폴라 트랜지스터와,
    상기 제 1의 PNP 바이폴라 트랜지스터를 통해 정전류를 도출하는 수단과,
    상기 제 1의 PNP 바이폴라 트랜지스터의 컬렉터와 회로 출력 사이에 접속된 제 2의 PNP 바이폴라 트랜지스터및,
    상기 제 1의 PNP 바이폴라 트랜지스터의 컬렉터와 음의 전압 공급원 사이에 접속된 NMOS 트랜지스터를 구비하며, 상기 NMOS 트랜지스터의 게이트 단자는 제 2의 입력 제어 신호를 수신하기 위해 접속되는, 제 2의 BiCMOS 스위치 회로를 구비하는 전하 펌프.
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