JP3134302B2 - 電流切替回路 - Google Patents
電流切替回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流切替回路に関し、特に半導体集積回路に
対して適用される電流切替回路に関する。
対して適用される電流切替回路に関する。
従来の電流切替回路は、その一例が第３図に示される
ように、切替電流出力端子56および57、切替制御信号入
力端子58および59と、高電位電源電圧VDDおよび低電位
電源電圧VSSとに対応して、電流源12と、NPNバイポーラ
・トランジスタ13〜16と、を備えて構成されている。
ように、切替電流出力端子56および57、切替制御信号入
力端子58および59と、高電位電源電圧VDDおよび低電位
電源電圧VSSとに対応して、電流源12と、NPNバイポーラ
・トランジスタ13〜16と、を備えて構成されている。
第３図において、それぞれのNPNバイポーラ・トラン
ジスタの電流増幅率βの値は極めて大きく、コレクタ電
流に対するベース電流の大きさは無視できる程に小さい
ものとする。また、アーリ効果も無視できるものとす
る。
ジスタの電流増幅率βの値は極めて大きく、コレクタ電
流に対するベース電流の大きさは無視できる程に小さい
ものとする。また、アーリ効果も無視できるものとす
る。
今、切替制御信号入力端子58から入力される制御信号
を介して、NPNバイポーラ・トランジスタ14にベース電
流が供給され、切替制御信号入力端子59よりは、NPNバ
イポーラ・トランジスタ15にベース電流が供給されない
場合を考えると、NPNバイポーラ・トランジスタ13のエ
ミッタ電流は、電流源12よりi01の大きさの電流が供給
されている。従って、NPNバイポーラ・トランジスタ13
とカレント・ミラー回路を構成するNPNバイポーラ・ト
ランジスタ16のエミッタ電流も、i01に比例したi01′の
大きさの電流が流れる。ここで、バイポーラ・トランジ
スタのβを無限大と仮定し、アーリ効果を無視するもの
とすると、NPNバイポーラ・トランジスタのコレクタ電
流はエミッタ電流に等しくなり、i01′の大きさの電流
となる。
を介して、NPNバイポーラ・トランジスタ14にベース電
流が供給され、切替制御信号入力端子59よりは、NPNバ
イポーラ・トランジスタ15にベース電流が供給されない
場合を考えると、NPNバイポーラ・トランジスタ13のエ
ミッタ電流は、電流源12よりi01の大きさの電流が供給
されている。従って、NPNバイポーラ・トランジスタ13
とカレント・ミラー回路を構成するNPNバイポーラ・ト
ランジスタ16のエミッタ電流も、i01に比例したi01′の
大きさの電流が流れる。ここで、バイポーラ・トランジ
スタのβを無限大と仮定し、アーリ効果を無視するもの
とすると、NPNバイポーラ・トランジスタのコレクタ電
流はエミッタ電流に等しくなり、i01′の大きさの電流
となる。
上記の初期状態の仮定により、NPNバイポーラ・トラ
ンジスタ14は導通状態にあり、NPNバイポーラ・トラン
ジスタ15は遮断状態となっている。従って、NPNバイポ
ーラ・トランジスタ16のコレクタ電流は、NPNバイポー
ラ・トランジスタ14を介して、切替電流出力端子56を経
由してi01′の大きさの電流として流れることになり、
切替電流出力端子57を経由しては電流は流れない。
ンジスタ14は導通状態にあり、NPNバイポーラ・トラン
ジスタ15は遮断状態となっている。従って、NPNバイポ
ーラ・トランジスタ16のコレクタ電流は、NPNバイポー
ラ・トランジスタ14を介して、切替電流出力端子56を経
由してi01′の大きさの電流として流れることになり、
切替電流出力端子57を経由しては電流は流れない。
次に、切替制御信号入力端子59から入力される制御信
号を介して、NPNバイポーラ・トランジスタ15にベース
電流が供給され、切替制御信号入力端子58よりは、NPN
バイポーラ・トランジスタ14にベース電流が供給されな
い場合には、NPNバイポーラ・トランジスタ13のエミッ
タ電流は、電流源12よりi01の大きさの電流が供給され
ている。従って、NPNバイポーラ・トランジスタ13とカ
レント・ミラー回路を構成するNPNバイポーラ・トラン
ジスタ16のエミッタ電流も、i01に比例したi01′の大き
さの電流が流れる。ここで、βを無限大と仮定し、アー
リ効果を無視するものとすると、NPNトランジスタ16の
コレクタ電流もi01′に等しくなる。
号を介して、NPNバイポーラ・トランジスタ15にベース
電流が供給され、切替制御信号入力端子58よりは、NPN
バイポーラ・トランジスタ14にベース電流が供給されな
い場合には、NPNバイポーラ・トランジスタ13のエミッ
タ電流は、電流源12よりi01の大きさの電流が供給され
ている。従って、NPNバイポーラ・トランジスタ13とカ
レント・ミラー回路を構成するNPNバイポーラ・トラン
ジスタ16のエミッタ電流も、i01に比例したi01′の大き
さの電流が流れる。ここで、βを無限大と仮定し、アー
リ効果を無視するものとすると、NPNトランジスタ16の
コレクタ電流もi01′に等しくなる。
前記仮定により、NPNバイポーラ・トランジスタ14は
遮断状態、NPNバイポーラ・トランジスタ15は導通状態
にあるため、切替電流出力端子56からは電流は流れず、
切替電流出力端子57よりはi01′の大きさの電流が流れ
る。
遮断状態、NPNバイポーラ・トランジスタ15は導通状態
にあるため、切替電流出力端子56からは電流は流れず、
切替電流出力端子57よりはi01′の大きさの電流が流れ
る。
次に、切替制御信号入力端子58および59の双方に切替
制御信号が入力されず、NPNバイポーラ・トランジスタ1
4および15に対して、共にベース電流が供給されない場
合には、NPNバイポーラ・トランジスタ14および15は、
共に遮断状態となり、NPNバイポーラ・トランジスタ16
に対するコレクタ電流の供給経路が絶たれる。NPNバイ
ポーラ・トランジスタ13と16はカレント・ミラー回路の
関係にあり、それぞれのエミッタ電流の比は一定となる
ように動作するが、NPNバイポーラ・トランジスタ16は
コレクタ電流の経路を絶たれているため、そのエミッタ
電流は全てベース電流より供給されることとなる。今、
NPNバイポーラ・トランジスタ13ならびに16の各エミッ
タ電流をie13およびie16とおくと、この電流の合計値は
定電流源12の電流値i12となり、この時、NPNバイポーラ
・トランジスタ16は飽和状態となっている。
制御信号が入力されず、NPNバイポーラ・トランジスタ1
4および15に対して、共にベース電流が供給されない場
合には、NPNバイポーラ・トランジスタ14および15は、
共に遮断状態となり、NPNバイポーラ・トランジスタ16
に対するコレクタ電流の供給経路が絶たれる。NPNバイ
ポーラ・トランジスタ13と16はカレント・ミラー回路の
関係にあり、それぞれのエミッタ電流の比は一定となる
ように動作するが、NPNバイポーラ・トランジスタ16は
コレクタ電流の経路を絶たれているため、そのエミッタ
電流は全てベース電流より供給されることとなる。今、
NPNバイポーラ・トランジスタ13ならびに16の各エミッ
タ電流をie13およびie16とおくと、この電流の合計値は
定電流源12の電流値i12となり、この時、NPNバイポーラ
・トランジスタ16は飽和状態となっている。
次に、切替制御信号入力端子58および59に入力される
制御信号を介して、それぞれNPNバイポーラ・トランジ
スタ14および15の双方にベース電流が供給される場合に
は、NPNバイポーラ・トランジスタ14および15は共に導
通状態となり、NPNバイポーラ・トランジスタ13のエミ
ッタ電流としては、電流源12より供給されていた電流i
12よりは大きい電流が流れる。NPNバイポーラ・トラン
ジスタ13および16はカレント・ミラー回路の関係にある
ため、NPNバイポーラ・トランジスタ16のエミッタ電流
としては、前記電流値i12に比例したi12′に等しい大き
さの電流が流れる。ここで、電流増幅率βを無限大と仮
定し、アーリ効果を無視するものとすると、NPNバイポ
ーラ・トランジスタ16のコレクタ電流としては、エミッ
タ電流と等しい大きさの電流i12′が流れる。NPNバイポ
ーラ・トランジスタ14および15の各コレクタ電流ic14お
よびic15とおくと、それぞれの電流の合計値は電流
i12′となる。
制御信号を介して、それぞれNPNバイポーラ・トランジ
スタ14および15の双方にベース電流が供給される場合に
は、NPNバイポーラ・トランジスタ14および15は共に導
通状態となり、NPNバイポーラ・トランジスタ13のエミ
ッタ電流としては、電流源12より供給されていた電流i
12よりは大きい電流が流れる。NPNバイポーラ・トラン
ジスタ13および16はカレント・ミラー回路の関係にある
ため、NPNバイポーラ・トランジスタ16のエミッタ電流
としては、前記電流値i12に比例したi12′に等しい大き
さの電流が流れる。ここで、電流増幅率βを無限大と仮
定し、アーリ効果を無視するものとすると、NPNバイポ
ーラ・トランジスタ16のコレクタ電流としては、エミッ
タ電流と等しい大きさの電流i12′が流れる。NPNバイポ
ーラ・トランジスタ14および15の各コレクタ電流ic14お
よびic15とおくと、それぞれの電流の合計値は電流
i12′となる。
なお、上記の説明に当り、各NPNバイポーラ・トラン
ジスタのβの値が極めて大きい値としてベース電流を無
視しているが、実際にはβの値は有限であり、ベース電
流の介在により、各NPNバイポーラ・トランジスタにお
いては、コレクタ電流とエミッタ電流との間にβエラー
と呼ばれる電流誤差を生じる。しかしながら、この電流
誤差の存在は、基本的には、回路動作を妨げるものでは
ない。
ジスタのβの値が極めて大きい値としてベース電流を無
視しているが、実際にはβの値は有限であり、ベース電
流の介在により、各NPNバイポーラ・トランジスタにお
いては、コレクタ電流とエミッタ電流との間にβエラー
と呼ばれる電流誤差を生じる。しかしながら、この電流
誤差の存在は、基本的には、回路動作を妨げるものでは
ない。
上述した従来の電流切替回路は、予め設定された大き
さの電流を、差動電流スイッチにより何れかの電流経路
方向に切替える動作を行うものであり、必要に応じて、
電流の入り、または切りを行うことはできないという欠
点がある。
さの電流を、差動電流スイッチにより何れかの電流経路
方向に切替える動作を行うものであり、必要に応じて、
電流の入り、または切りを行うことはできないという欠
点がある。
また、電流切替制御信号が何れも等しく、且つ各電流
切替えスイッチが共に電流を流さない状態に回路が陥っ
た場合には、電流設定を司るNPNバイポーラ・トランジ
スタが飽和状態に陥るという欠点がある。
切替えスイッチが共に電流を流さない状態に回路が陥っ
た場合には、電流設定を司るNPNバイポーラ・トランジ
スタが飽和状態に陥るという欠点がある。
本発明の電流切替回路は、一端が第１の電圧電源に接
続されて、出力電流の基準となる電流源と、前記電流源
の電流出力側にコレクタならびにベースが共通接続され
る第１のバイポーラ・トランジスタと、ゲートが所定の
基準電圧源に接続され、ドレインに前記第１のバイポー
ラ・トランジスタのエミッタが接続されるとともに、ソ
ースが第２の電圧電源に接続される第１の第一種導電型
MOSトランジスタと、コレクタが、それぞれ対応する切
替電流出力端子に接続され、ベースが、それぞれ前記第
１のバイポーラ・トランジスタのベースに共通接続され
るＮ（１より大きい整数）個の第２のバイポーラ・トラ
ンジスタと、ドレインが、それぞれ対応する前記Ｎ個の
第２のバイポーラ・トランジスタのエミッタに接続さ
れ、ソースが、それぞれ前記第２の電圧電源に接続され
るとともに、それぞれのゲートに所定の電流切替制御信
号が独立に入力されるＮ個の第２の第一種導電型MOSト
ランジスタと、を備えて構成される。
続されて、出力電流の基準となる電流源と、前記電流源
の電流出力側にコレクタならびにベースが共通接続され
る第１のバイポーラ・トランジスタと、ゲートが所定の
基準電圧源に接続され、ドレインに前記第１のバイポー
ラ・トランジスタのエミッタが接続されるとともに、ソ
ースが第２の電圧電源に接続される第１の第一種導電型
MOSトランジスタと、コレクタが、それぞれ対応する切
替電流出力端子に接続され、ベースが、それぞれ前記第
１のバイポーラ・トランジスタのベースに共通接続され
るＮ（１より大きい整数）個の第２のバイポーラ・トラ
ンジスタと、ドレインが、それぞれ対応する前記Ｎ個の
第２のバイポーラ・トランジスタのエミッタに接続さ
れ、ソースが、それぞれ前記第２の電圧電源に接続され
るとともに、それぞれのゲートに所定の電流切替制御信
号が独立に入力されるＮ個の第２の第一種導電型MOSト
ランジスタと、を備えて構成される。
また、本発明の電流切替回路は、一端が第１の電圧電
源に接続されて、出力電流の基準となる電流源と、前記
電流源ので流出力側にコレクタならびにベースが共通接
続される第１のバイポーラ・トランジスタと、ゲートが
所定の基準電圧源に接続され、ドレインに前記第１のバ
イポーラ・トランジスタのエミッタが接続されるととも
に、ソースが第２の電圧電源に接続される第１の第一種
導電型MOSトランジスタと、コレクタが、それぞれ対応
する切替電流出力端子に接続され、ベースが、それぞれ
前記第１のバイポーラ・トランジスタのベースに共通接
続されるＮ個の第２のバイポーラ・トランジスタと、ド
レインが、それぞれ前記第１のバイポーラ・トランジス
タのベースに共通接続され、ソースが、それぞれ対応す
る前記Ｎ個の第２のバイポーラ・トランジスタのエミッ
タに接続されるとともに、それぞれのゲートに所定の電
流切替制御信号が独立に入力されるＮ個の第二種導電型
MOSトランジスタと、ドレインが、それぞれ対応する前
記Ｎ個の第２のバイポーラ・トランジスタのエミッタな
らびに前記Ｎ個の第二種導電型MOSトランジスタのソー
スに接続され、ソースが、それぞれ前記第２の電圧電源
に接続されるとともに、それぞれのゲートに所定の電流
切替制御信号が独立に入力されるＮ個の第２の第一種導
電型MOSトランジスタと、を備えて構成してもよい。
源に接続されて、出力電流の基準となる電流源と、前記
電流源ので流出力側にコレクタならびにベースが共通接
続される第１のバイポーラ・トランジスタと、ゲートが
所定の基準電圧源に接続され、ドレインに前記第１のバ
イポーラ・トランジスタのエミッタが接続されるととも
に、ソースが第２の電圧電源に接続される第１の第一種
導電型MOSトランジスタと、コレクタが、それぞれ対応
する切替電流出力端子に接続され、ベースが、それぞれ
前記第１のバイポーラ・トランジスタのベースに共通接
続されるＮ個の第２のバイポーラ・トランジスタと、ド
レインが、それぞれ前記第１のバイポーラ・トランジス
タのベースに共通接続され、ソースが、それぞれ対応す
る前記Ｎ個の第２のバイポーラ・トランジスタのエミッ
タに接続されるとともに、それぞれのゲートに所定の電
流切替制御信号が独立に入力されるＮ個の第二種導電型
MOSトランジスタと、ドレインが、それぞれ対応する前
記Ｎ個の第２のバイポーラ・トランジスタのエミッタな
らびに前記Ｎ個の第二種導電型MOSトランジスタのソー
スに接続され、ソースが、それぞれ前記第２の電圧電源
に接続されるとともに、それぞれのゲートに所定の電流
切替制御信号が独立に入力されるＮ個の第２の第一種導
電型MOSトランジスタと、を備えて構成してもよい。
更に、また、前記第１および第２のバイポーラ・トラ
ンジスタを第一種導電型MOSトランジスタに置換えて、
当該第１および第２のバイポーラ・トランジスタのコレ
クタ、ベースおよびエミッタに対して為されていた回路
接続を、それぞれ前記第一種導電型MOSトランジスタの
ドレイン、ゲートおよびソースに対する回路接続に置換
えて構成してもよい。
ンジスタを第一種導電型MOSトランジスタに置換えて、
当該第１および第２のバイポーラ・トランジスタのコレ
クタ、ベースおよびエミッタに対して為されていた回路
接続を、それぞれ前記第一種導電型MOSトランジスタの
ドレイン、ゲートおよびソースに対する回路接続に置換
えて構成してもよい。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、基準電流源制御入力端子
51、切替電流出力端子52−１および52−２、電流切替制
御信号入力端子53−１および53−２と、高電位電源電圧
VDDおよび低電位電源電圧VSSとに対応して、電流源１
と、NPNバイポーラ・トランジスタ2,3−1,3−２と、Ｎ
チャネルMOSトランジスタ4,5−1,5−２と、を備えて構
成される。
図は、本発明の第１の実施例の回路図である。第１図に
示されるように、本実施例は、基準電流源制御入力端子
51、切替電流出力端子52−１および52−２、電流切替制
御信号入力端子53−１および53−２と、高電位電源電圧
VDDおよび低電位電源電圧VSSとに対応して、電流源１
と、NPNバイポーラ・トランジスタ2,3−1,3−２と、Ｎ
チャネルMOSトランジスタ4,5−1,5−２と、を備えて構
成される。
なお、本実施例においては、電流出力回路として、NP
Nバイポーラ・トランジスタ３−１とＮチャネルMOSトラ
ンジスタ５−１とを含む第１の電流出力回路と、NPNバ
イポーラ・トランジスタ３−２とＮチャネルMOSトラン
ジスタ５−２とを含む第２の電流出力回路と、を並列に
接続して用いているが、本発明においては、この電流出
力回路としては、前記第１の電流出力回路のみの単数の
場合でもよく、または、前記第１および第２の電流出力
回路に加えて、一般には、Ｎ（１以上の整数）個の電流
出力回路を備えて構成してもよい。
Nバイポーラ・トランジスタ３−１とＮチャネルMOSトラ
ンジスタ５−１とを含む第１の電流出力回路と、NPNバ
イポーラ・トランジスタ３−２とＮチャネルMOSトラン
ジスタ５−２とを含む第２の電流出力回路と、を並列に
接続して用いているが、本発明においては、この電流出
力回路としては、前記第１の電流出力回路のみの単数の
場合でもよく、または、前記第１および第２の電流出力
回路に加えて、一般には、Ｎ（１以上の整数）個の電流
出力回路を備えて構成してもよい。
第１図において、基準電流制御入力端子51の入力レベ
ルは高レベルにあり、ＮチャネルMOSトランジスタ４は
導通状態にあるものとし、且つ各NPNバイポーラ・トラ
ンジスタのβの値は極めて大きく、それぞれのコレクタ
電流に対するベース電流の大きさは殆ど無視することが
できるものとする。また、バイポーラ・トランジスタの
アーリ効果についても無視するものとする。なお、NPN
バイポーラ・トランジスタ３−１に対するNPNバイポー
ラ・トランジスタ３−２、ＮチャンネルMOSトランジス
タ４に対するＮチャンネルMOSトランジスタ４、節点103
に対する節点104、切替電流出力端子52−１に対する切
替電流出力端子52−２等は、それぞれ対応して等しい機
能を有しているため、以後の説明においては、それぞれ
の後者についての説明は割愛するものとする。
ルは高レベルにあり、ＮチャネルMOSトランジスタ４は
導通状態にあるものとし、且つ各NPNバイポーラ・トラ
ンジスタのβの値は極めて大きく、それぞれのコレクタ
電流に対するベース電流の大きさは殆ど無視することが
できるものとする。また、バイポーラ・トランジスタの
アーリ効果についても無視するものとする。なお、NPN
バイポーラ・トランジスタ３−１に対するNPNバイポー
ラ・トランジスタ３−２、ＮチャンネルMOSトランジス
タ４に対するＮチャンネルMOSトランジスタ４、節点103
に対する節点104、切替電流出力端子52−１に対する切
替電流出力端子52−２等は、それぞれ対応して等しい機
能を有しているため、以後の説明においては、それぞれ
の後者についての説明は割愛するものとする。
先ず、電流切替制御入力端子53−１のレベルが高レベ
ルの場合について説明する。前述の仮定条件により、Ｎ
チャンネルMOSトランジスタ５−１は導通状態にある。
従って、このＮチャンネルMOSトランジスタ５−１を、
等価的に直列抵抗と閉じたスイッチの直列回路と見なす
と、NPNバイポーラ・トランジスタ２および３−１は、
エミッタ抵抗を有するカレント・ミラー回路と等価の回
路となる。従って、切替電流出力端子52−１を介して、
電流i01に比例したi01′の大きさの電流を引くことがで
きる。
ルの場合について説明する。前述の仮定条件により、Ｎ
チャンネルMOSトランジスタ５−１は導通状態にある。
従って、このＮチャンネルMOSトランジスタ５−１を、
等価的に直列抵抗と閉じたスイッチの直列回路と見なす
と、NPNバイポーラ・トランジスタ２および３−１は、
エミッタ抵抗を有するカレント・ミラー回路と等価の回
路となる。従って、切替電流出力端子52−１を介して、
電流i01に比例したi01′の大きさの電流を引くことがで
きる。
次に、電流切替制御入力端子53−１のレベルが低レベ
ルの場合について見ると、前述の仮定条件により、Ｎチ
ャンネルMOSトランジスタ５−１は遮断状態にある。従
って、NPNバイポーラ・トランジスタ３−１は、エミッ
タ電流の回路を絶たれるためコレクタ電流も流れず、切
替電流出力端子52−１より電流を引くことはない。
ルの場合について見ると、前述の仮定条件により、Ｎチ
ャンネルMOSトランジスタ５−１は遮断状態にある。従
って、NPNバイポーラ・トランジスタ３−１は、エミッ
タ電流の回路を絶たれるためコレクタ電流も流れず、切
替電流出力端子52−１より電流を引くことはない。
以上の動作説明により明らかなように、本実施例にお
いては、切替制御信号入力端子53−１に印加されるレベ
ル信号により、切替電流出力端子52−１を介して流入す
る出力電流を切替制御することができる。このことは、
電流切替制御入力端子53−２に印加されるレベル信号に
より、切替電流出力端子52−２を介して流入する出力電
流を切替制御する機能についても同様である。勿論、第
１図に示されるのは電流出力回路が２個の場合について
の実施例であるが、一般的には、これらの電流出力回路
をＮ（１以上の整数）個付加してもよいことは云うまで
もない。
いては、切替制御信号入力端子53−１に印加されるレベ
ル信号により、切替電流出力端子52−１を介して流入す
る出力電流を切替制御することができる。このことは、
電流切替制御入力端子53−２に印加されるレベル信号に
より、切替電流出力端子52−２を介して流入する出力電
流を切替制御する機能についても同様である。勿論、第
１図に示されるのは電流出力回路が２個の場合について
の実施例であるが、一般的には、これらの電流出力回路
をＮ（１以上の整数）個付加してもよいことは云うまで
もない。
なお、上記の説明に当っては、予め、バイポーラ・ト
ランジスタの電流増幅率βの値を、極めて大きいものと
してベース電流を無視したが、実際にはβは有限な値を
有し、それぞれのバイポーラ・トランジスタのコレクタ
電流とエミッタ電流との間にベース電流分の差を生じ
る。しかしながら、このことは、上述の回路動作の妨げ
となるものではない。
ランジスタの電流増幅率βの値を、極めて大きいものと
してベース電流を無視したが、実際にはβは有限な値を
有し、それぞれのバイポーラ・トランジスタのコレクタ
電流とエミッタ電流との間にベース電流分の差を生じ
る。しかしながら、このことは、上述の回路動作の妨げ
となるものではない。
次に、本発明の第２の実施例について説明する。第２
図は、この第２の実施例の回路図である。第２図に示さ
れるように、本実施例は、基準電流源制御入力端子53、
切替電流出力端子54−１および54−２、電流切替制御信
号入力端子55−１および55−２と、高電位電源電圧VDD
および低電位電源電圧VSSとに対応して、電流源６と、N
PNバイポーラ・トランジスタ7,8−1,8−２と、Ｎチャネ
ルMOSトランジスタ9,11−1,11−２と、ＰチャネルMOSト
ランジスタ10−1,10−２と、を備えて構成される。
図は、この第２の実施例の回路図である。第２図に示さ
れるように、本実施例は、基準電流源制御入力端子53、
切替電流出力端子54−１および54−２、電流切替制御信
号入力端子55−１および55−２と、高電位電源電圧VDD
および低電位電源電圧VSSとに対応して、電流源６と、N
PNバイポーラ・トランジスタ7,8−1,8−２と、Ｎチャネ
ルMOSトランジスタ9,11−1,11−２と、ＰチャネルMOSト
ランジスタ10−1,10−２と、を備えて構成される。
なお、本実施例においても、電流出力回路として、NP
Nバイポーラ・トランジスタ８−１、ＰチャネルMOSトラ
ンジスタ10−１およびＮチャネルMOSトランジスタ11−
１を含む第１の電流出力回路と、NPNバイポーラ・トラ
ンジスタ８−２、ＰチャネルMOSトランジスタ10−２お
よびＮチャネルMOSトランジスタ11−２を含む第２の電
流出力回路と、を並列に接続して用いているが、第１の
実施例の場合と同様に、本発明においては、この電流出
力回路としては、前記第１の電流出力回路のみの単数の
場合でもよく、または、前記第１および第２の電流出力
回路に加えて、一般には、Ｎ（１以上の整数）個の電流
出力回路を備えて構成してもよい。
Nバイポーラ・トランジスタ８−１、ＰチャネルMOSトラ
ンジスタ10−１およびＮチャネルMOSトランジスタ11−
１を含む第１の電流出力回路と、NPNバイポーラ・トラ
ンジスタ８−２、ＰチャネルMOSトランジスタ10−２お
よびＮチャネルMOSトランジスタ11−２を含む第２の電
流出力回路と、を並列に接続して用いているが、第１の
実施例の場合と同様に、本発明においては、この電流出
力回路としては、前記第１の電流出力回路のみの単数の
場合でもよく、または、前記第１および第２の電流出力
回路に加えて、一般には、Ｎ（１以上の整数）個の電流
出力回路を備えて構成してもよい。
第２図において、基準電流制御入力端子53の入力レベ
ルは高レベルにあり、ＮチャネルMOSトランジスタ９は
導通状態にあるものとし、且つ各NPNバイポーラ・トラ
ンジスタのβの値は極めて大きく、それぞれのコレクタ
電流に対するベース電流の大きさは、殆ど無視すること
ができるものとする。
ルは高レベルにあり、ＮチャネルMOSトランジスタ９は
導通状態にあるものとし、且つ各NPNバイポーラ・トラ
ンジスタのβの値は極めて大きく、それぞれのコレクタ
電流に対するベース電流の大きさは、殆ど無視すること
ができるものとする。
また、NPNバイポーラ・トランジスタ８−１に対するN
PNバイポーラ・トランジスタ８−２、ＮチャンネルMOS
トランジスタ11−１に対するＮチャンネルMOSトランジ
スタ11−２、ＰチャンネルMOSトランジスタ10−１に対
するＰチャンネルMOSトランジスタ10−２、節点107に対
する節点108、切替電流出力端子54−１に対する切替電
流出力端子54−２等は、それぞれ対応して等しい機能を
有しているため、以後の説明においては、それぞれの後
者についての説明は割愛するものとする。
PNバイポーラ・トランジスタ８−２、ＮチャンネルMOS
トランジスタ11−１に対するＮチャンネルMOSトランジ
スタ11−２、ＰチャンネルMOSトランジスタ10−１に対
するＰチャンネルMOSトランジスタ10−２、節点107に対
する節点108、切替電流出力端子54−１に対する切替電
流出力端子54−２等は、それぞれ対応して等しい機能を
有しているため、以後の説明においては、それぞれの後
者についての説明は割愛するものとする。
第２図より明らかなように、本実施例は、前述の第１
の実施例に対して、第１および第２の出力回路に、それ
ぞれ新たにＰチャネルMOSトランジスタ10−１および10
−２を付加したものであり、動作としては、第１の実施
例の回路動作に準ずる動作を行う。
の実施例に対して、第１および第２の出力回路に、それ
ぞれ新たにＰチャネルMOSトランジスタ10−１および10
−２を付加したものであり、動作としては、第１の実施
例の回路動作に準ずる動作を行う。
ここで、第１の出力回路の一部を形成するＰチャネル
MOSトランジスタ10−１の動作について説明する。先
ず、切替電流制御信号入力端子55−１高レベルの電流切
替信号が印加された場合には、ＰチャネルMOSトランジ
スタ10−１には遮断状態となり、切替電流出力端子54−
１より、NPNバイポーラ・トランジスタ８−１およびＮ
チャネルMOSトランジスタ11−１を介して出力電流を流
入させることに関しては、何等の障害とはならない。ま
た、切替電流制御信号入力端子55−１に低レベルの電流
切替信号が印加された場合には、ＰチャネルMOSトラン
ジスタ10−１は導通状態となり、NPNバイポーラ・トラ
ンジスタ８−１のベース・エミッタ間は短絡されて、NP
Nバイポーラ・トランジスタ８−１は遮断状態のままに
維持される。この第２の実施例によれば、第１の実施例
における電流制御作用は、より確実に実行される。
MOSトランジスタ10−１の動作について説明する。先
ず、切替電流制御信号入力端子55−１高レベルの電流切
替信号が印加された場合には、ＰチャネルMOSトランジ
スタ10−１には遮断状態となり、切替電流出力端子54−
１より、NPNバイポーラ・トランジスタ８−１およびＮ
チャネルMOSトランジスタ11−１を介して出力電流を流
入させることに関しては、何等の障害とはならない。ま
た、切替電流制御信号入力端子55−１に低レベルの電流
切替信号が印加された場合には、ＰチャネルMOSトラン
ジスタ10−１は導通状態となり、NPNバイポーラ・トラ
ンジスタ８−１のベース・エミッタ間は短絡されて、NP
Nバイポーラ・トランジスタ８−１は遮断状態のままに
維持される。この第２の実施例によれば、第１の実施例
における電流制御作用は、より確実に実行される。
なお、第１および第２の実施例において、NPNバイポ
ーラ・トランジスタをMOSトランジスタに置換え、NPNバ
イポーラ・トランジスタのコレクタ、ベースおよびエミ
ッタに対して行われていた接続を、それぞれ置換えられ
たMOSトランジスタの対応するドレイン、ゲートおよび
ソースに対する接続に置換えて電流切替回路を構成して
も、同様に本発明を有効に適用することができる。
ーラ・トランジスタをMOSトランジスタに置換え、NPNバ
イポーラ・トランジスタのコレクタ、ベースおよびエミ
ッタに対して行われていた接続を、それぞれ置換えられ
たMOSトランジスタの対応するドレイン、ゲートおよび
ソースに対する接続に置換えて電流切替回路を構成して
も、同様に本発明を有効に適用することができる。
以上、詳細に説明したように、本発明は、従来の電流
切替回路における欠点を排除し、必要に応じて、適宜電
流の入り、または切りの制御を容易に行うことができる
とともに、電流切替制御信号が何れも等しく、且つ各電
流切替えスイッチが共に電流を流さない電流出力零の状
態においても、電流設定を司るNPNバイポーラ・トラン
ジスタが、飽和状態に陥るという事態は完全に回避され
るという効果がある。
切替回路における欠点を排除し、必要に応じて、適宜電
流の入り、または切りの制御を容易に行うことができる
とともに、電流切替制御信号が何れも等しく、且つ各電
流切替えスイッチが共に電流を流さない電流出力零の状
態においても、電流設定を司るNPNバイポーラ・トラン
ジスタが、飽和状態に陥るという事態は完全に回避され
るという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は従来例の回路図である。 図において、1,6,12……電流源、2,3−1,3−2,7,8−1,8
−2,13〜16……NPNバイポーラ・トランジスタ、4,5−1,
5−2,9,11−1,11−２……ＮチャネルMOSトランジスタ、
10−1,10−２……ＰチャネルMOSトランジスタ。
２の実施例の回路図、第３図は従来例の回路図である。 図において、1,6,12……電流源、2,3−1,3−2,7,8−1,8
−2,13〜16……NPNバイポーラ・トランジスタ、4,5−1,
5−2,9,11−1,11−２……ＮチャネルMOSトランジスタ、
10−1,10−２……ＰチャネルMOSトランジスタ。
Claims (3)
- 【請求項１】一端が第１の電圧電源に接続されて、出力
電流の基準となる電流源と、 前記電流源の電流出力側にコレクタならびにベースが共
通接続される第１のバイポーラ・トランジスタと、 ゲートが所定の基準電圧源に接続され、ドレインに前記
第１のバイポーラ・トランジスタのエミッタが接続され
るとともに、ソースが第２の電圧電源に接続される第１
の第一種導電型MOSトランジスタと、 コレクタが、それぞれ対応する切替電流出力端子に接続
され、ベースが、それぞれ前記第１のバイポーラ・トラ
ンジスタのベースに共通接続されるＮ（１より大きい整
数）個の第２のバイポーラ・トランジスタと、 ドレインが、それぞれ対応する前記Ｎ個の第２のバイポ
ーラ・トランジスタのエミッタに接続され、ソースが、
それぞれ前記第２の電圧電源に接続されるとともに、そ
れぞれのゲートに所定の電流切替制御信号が独立に入力
されるＮ個の第２の第一種導電型MOSトランジスタと、 を備えることを特徴とする電流切替回路。 - 【請求項２】一端が第１の電圧電源に接続されて、出力
電流の基準となる電流源と、 前記電流源の電流出力側にコレクタならびにベースが共
通接続される第１のバイポーラ・トランジスタと、 ゲートが所定の基準電圧源に接続され、ドレインに前記
第１のバイポーラ・トランジスタのエミッタが接続され
るとともに、ソースが第２の電圧電源に接続される第１
の第一種導電型MOSトランジスタと、 コレクタが、それぞれ対応する切替電流出力端子に接続
され、ベースが、それぞれ前記第１のバイポーラ・トラ
ンジスタのベースに共通接続されるＮ個の第２のバイポ
ーラ・トランジスタと、 ドレインが、それぞれ前記第１のバイポーラ・トランジ
スタのベースに共通接続され、ソースが、それぞれ対応
する前記Ｎ個の第２のバイポーラ・トランジスタのエミ
ッタに接続されるとともに、それぞれのゲートに所定の
電流切替制御信号が独立に入力されるＮ個の第二種導電
型MOSトランジスタと、 ドレインが、それぞれ対応する前記Ｎ個の第２のバイポ
ーラ・トランジスタのエミッタならびに前記Ｎ個の第二
種導電型MOSトランジスタのソースに接続され、ソース
が、それぞれ前記第２の電圧電源に接続されるととも
に、それぞれのゲートに所定の電流切替制御信号が独立
に入力されるＮ個の第２の第一種導電型MOSトランジス
タと、 を備えることを特徴とする電流切替回路。 - 【請求項３】前記第１および第２のバイポーラ・トラン
ジスタを第一種導電型MOSトランジスタに置換えて、当
該第１および第２のバイポーラ・トランジスタのコレク
タ、ベースおよびエミッタに対して為されていた回路接
続を、それぞれ前記第一種導電型MOSトランジスタのド
レイン、ゲートおよびソースに対する回路接続に置換え
て構成されることを特徴とする請求項１および２記載の
電流切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292857A JP3134302B2 (ja) | 1990-10-30 | 1990-10-30 | 電流切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02292857A JP3134302B2 (ja) | 1990-10-30 | 1990-10-30 | 電流切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165813A JPH04165813A (ja) | 1992-06-11 |
| JP3134302B2 true JP3134302B2 (ja) | 2001-02-13 |
Family
ID=17787272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02292857A Expired - Fee Related JP3134302B2 (ja) | 1990-10-30 | 1990-10-30 | 電流切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134302B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7074664B2 (ja) | 2015-09-18 | 2022-05-24 | ハイダック テクノロジー ゲゼルシャフト ミット ベシュレンクテル ハフツング | ベローズ型蓄圧器、特に脈動減衰装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
-
1990
- 1990-10-30 JP JP02292857A patent/JP3134302B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7074664B2 (ja) | 2015-09-18 | 2022-05-24 | ハイダック テクノロジー ゲゼルシャフト ミット ベシュレンクテル ハフツング | ベローズ型蓄圧器、特に脈動減衰装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165813A (ja) | 1992-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |