JPH0247074A

JPH0247074A - 表示制御装置

Info

Publication number: JPH0247074A
Application number: JP63196162A
Authority: JP
Inventors: Jiro Tateyama; 二郎立山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1990-02-16
Anticipated expiration: 2013-10-30
Also published as: JP2817848B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はドツトマトリックスでパターンを表示する表示
装置用のビットマツプメモリに、文字等のパターンデー
タを高速に書き込むことができる表示制御装置に関する
ものである。

［従来の技術］従来、ワードプロセッサあるいは電子タイプライタ等に
おいて、表示される文字のパターン構成は、例えば縦１
０ドツト横８ドツトの様な固定されたドツトサイズにな
っていた。このため、従来のワードプロセッサ等のデイ
スプレィに表示された文書情報は、文字ピッチが一定で
あるため、その文字列の配列状態によって各文字の前後
スペース幅が異なり見苦しくなる。そして、例え横幅の
小さい文字が表示されたときでもその文字ピッチ等が一
定であるため、デイスプレィ上に表示される文字数は、
横幅の大きい文字の場合と同じになるため、表示される
文字数も限定されるという不都合があった。

［発明が解決しようとしている課題］また、ドツトマトリックス型の表示装置に対応した表示
メモリ（ビットマツプメモリ）では、メモリアドレスの
配置は通常第１０図の様になっている。ここで、表示さ
れる文字データの間隔が８ビット単位でなく、例えば第
１１図に示すように文字幅に対応してプロポーショナル
に表示される場合について考える。まず文字“ｉ”のパ
ターンデータを書き込み、次に文字“ｎ”のパターンデ
ータを書き込む際は、文字“ｎ”のパターンデータな５
回右にシフトし、ｎ番地のデータとシフトされたデータ
の右側の３ビツトとの論理和を取って再度ｎ番地に書き
込む。そして、（ｎ＋１）番地には、シフトしたデータ
の残りの５ビツトを書き込むという複雑な処理を行わな
ければならなかった。

この処理を解り易く示したのが第１２図である。２０１
はフォントメモリから読出した文字”ｉ“の第１１図で
示したパターンデータ部分２１０に対応している。この
パターンデータは表示メモリのｎ番地に格納される。２
０２はフォントメモリより読出された第１１図に示した
文字ｎ”のパターンデータ部分２１１に対応するパター
ンデータである。２０３はパターン２０２を５回右方向
にローティトしたデータで、このパターンデータ２０３
の右側３ビツトとｎ番地のデータとの論理和が取られ、
再びｎ番地に格納される。これを示したのが２０５と２
０６である。

（ｎ＋１）番地には、２０７で示すようにパターンデー
タ２０３の左５ビツトが格納される。

このように従来は、例えば文字データ等をプロポーショ
ナルに表示する場合は、表示メモリに書き込む際の処理
量が多くなってしまい、高速に画面の書き換え等を行う
ことができなかった。

本発明は上記従来例に鑑みてなされたもので、表示メモ
リの複数の番地に跨がるデータであっても、高速でしか
も簡単に表示メモリに格納することができる表示制御装
置を提供することを目的とする。

［課題を解決するための手段］上記目的を達成するために本発明の表示制御装置は以下
の様な構成からなる。即ち、文字データを入力し、パターンデータに展開してビット
マツプメモリに格納して表示する表示制御装置であって
、前記パターンデータを表示するフォーマット情報を入
力する入力手段と、前記フォーマット情報及び前記文字
データの有効表示幅を基に表示画面上における文字の表
示座標位置を演算する演算手段と、前記表示座標位置か
ら前記ビットマツプメモリの格納アドレスを算出する算
出手段と、前記座標位置を基に前記格納アドレスに格納
するパターンデータの修正情報を求め、前記パターンデ
ータを修正する修正手段とを備える。

［作用コ以上の構成において、パターンデータな表示するフォー
マット情報を入力し、そのフォーマット情報及び文字デ
ータの有効表示幅を基に表示画面上における文字の表示
座標位置を演算する。その表示座標位置からビットマツ
プメモリの格納アドレスを算出するとともに、座標位置
を基に格納アドレスに格納するパターンデータの修正情
報を求め、パターンデータを修正して、その格納アドレ
スに格納するように動作する。

［実施例コ以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［表示制御装置の説明　（第１図、第２図）］］第１は
実施例の表示制御部１０１を含む表示装置の概略構成を
示すブロック図である。

図中、１００はデイスプレィ１０３の表示開始位置や表
示領域、表示される文字データや文字ピッチ更には行ピ
ッチ等を表示制御部１０１に出力するマイクロプロセッ
サ等のＭＰＵで、ＭＰＵの制御プログラムや各種データ
を記憶しているＲＯＭ、ＭＰＵのワークエリアとして使
用されるＲＡＭ等を備えている。１０１はこれらの情報
を基に、表示メモリ１０２の表示データをデイスプレィ
１０３に表示する表示制御部である。１０２はデイスプ
レィ１０３に表示されるデータをビットマツプで記憶す
る表示メモリ、１０３はＣＲＴや液晶等のデイスプレィ
である。

１０４はＭＰＵ１００よりのデータバス、１０５はアド
レスバスであり、１０６は表示メモリ１０２のアドレス
データバス、１０７は表示メモリ１０２に格納される表
示データを出力するデータバスである。１０９はデイス
プレィ１０３に表示する表示データを出力するデータバ
ス、ｌＯ８は制御信号線である。１１０は文字等のコー
ド情報に対応してパターンデータを格納しているフォン
トメモリである。

第２図はデイスプレィ１０３に文字列を表示する際の基
本情報を示す図である。

（ＸＣＲ，ＹＣＲ）は文字列の表示開始位置を表わす座
標値、ＢＩＲはフォントメモリに格納されている文字パ
ターンデータの有効ビット数を表わしている。ＦＰＲは
文字間隔を表わし、ＬＳＲは行間隔を表わしている。ま
た、ＷＤＲはデイスプレィ１０３に表示される表示の有
効エリアの横幅を表わし、ＨＤＲは表示有効エリアの縦
方向の長さを示している。ここで、文字間隔（ＦＰＲ）
や行間隔（ＬＳＲ）及び表示領域を示す横幅（ＷＤＲ）
や縦幅（ＨＤＲ）はＭＰＵ１○０より与えられるもので
ある。

［動作説明　（第１図〜第４図）］第３図はＭＰＵ１００より表示制御部１０１への表示指
示処理を示すフローチャートである。

ステップＳ１でデイスプレィ１０３上での表示開始位置
（ＸＯ，ＹＯ）を指示し、ステップＳ２で表示有効エリ
アを出力する。ステップＳ３で文字ピッチ（ＦＰＲ）と
行ピッチ（ＬＳＲ）を出力し、ステップＳ４で表示する
文字コードを出力する。こうしてステップＳ４とステッ
プＳ５で、表示すべき量の文字コードを出力する。

第４図は第３図のフローチャートで示されたＭＰＵ１０
０よりの情報を基に、表示制御部１０１によるデイスプ
レィ１０３への表示制御処理を示すフローチャートであ
る。

ステップＳ１０でＭＰＵ１００より送られてきた有効表
示エリアや文字間隔、行ピッチ等をレジスタに記憶し、
ステップＳｌｌで表示開始位置のＹ座標値（ＹＯ）をレ
ジスタのＹＣＲに、ステップ＄１２で表示開始位置のＸ
座標値（ＸＯ）をレジスタのＸＣＲに格納する。ステッ
プＳ１３ではデイスプレィ１０３に表示する文字データ
を入力し、その文字データを基に有効文字幅（Ｂ　Ｉ　
Ｒ）を求める。この有効文字幅は、例えばフォントメモ
リ１１０に文字コードに対応して格納されていても良い
。そして、このＢＩＲに文字ピッチ（ＦＰＲ）を加算し
た値にＸＣＲの値を加えることによりＸ座標値を求める
。即ち、ＸＣＲ＝ＸＣＲ＋Ｂ　Ｉ　Ｒ＋ＦＰＲの計算を
実行してＸＣＲに格納する。ステップＳ１４で、ＸＣＲ
の値が有効エリアからはみ出さないか（ＸＣＲ≦ＷＤＲ
）をみる。

ステップＳ１４でＸ座標（ＸＣＲ）が有効エリア内かど
うかを調べ、エリア内でなければステップＳ１５に進み
、ＹＣＲに行ピッチ（ＬＳＲ）を加えてＹ座標値（ＹＣ
Ｒ）を更新し、ステップＳ１６でＹＣＲの値が有効エリ
ア内にあるかどうかをみる。Ｙ座標値が有効エリア内に
あればステップＳ１７に進むが、有効エリア内になけれ
ばこれ以上表示ができないものとして表示処理を終了す
る。

ステップＳ１７ではＸ座標値（ＸＣＲ）とＹ座標値（Ｙ
ＣＲ）とを基に表示メモリ１０２のパターンデータを格
納するアドレスを算出する。ステップＳ１９で必要に応
じてパターンデータのシフト等を実行して表示メモリ１
０２に格納する。

［表示メモリのアドレス及びデータのシフト量の求め方
の説明　　（第４図〜第６図）］第５図は第４図のＸ、
Ｙ座標算出及びステップＳ１７の処理をハードウェアで
行うときの回路構成を示すブロック図である。

５０．５１はそれぞれ初期座標（ＸＯ，ＹＯ）を−時記
憶するラッチ回路、５４．５５は共に最初はＢ入力を選
択し、２回目以降は八人力を選択するセレクタ、５２．
５３はそれぞれ現時点のＸ座標値（ＸＣＲ）、Ｙ座標値
（ＹＣＲ）を格納するラッチ回路である。５７は次の文
字の座標位置を計算する加算器で、ＸＣＲにＢＩＲとＦ
ＰＲを加算し、その結果をセレクタ５４に出力している
。同様に、５６はＹＣＲのＹ座標値と行ピッチＬＳＲと
を加算する加算器で、この加算器５６の出力は第４図の
ステップＳ１５に相当する処理のときのみセレクタ５５
を通してラッチ回路５３に格納される。

５８はＸ座標値とＹ座標値を入力して、表示メモリ１０
２の格納アドレスを算出するアドレス変換器である。５
９はアドレス変換器５８から出力される表示メモリのア
ドレスデータ、６０は表示データのシフト数を示すシフ
トビットである。６１は文字パターンの有効表示幅を示
すデータで、このＢＩＲは各文字毎に更新される。

このアドレスデータ５９とシフトビット６０の構成を第
６Ａ図に示す。

ここでＹ座標６５は、ＹＣＲの値をそのまま２進数で示
したもので、Ｘ座標６６はＸＣＲの値をそのまま２進数
で示したものである。いま、Ｘ座標はバイト単位でアド
レスされるものとしているため、Ｘ座標を“８“で割っ
た値が表示データをシフトしなければならない値である
。従って、表示メモリ１０２の格納アドレス５９はＸ座
標値の“ＡＯ−Ａ４”とＹ座標値の“Ａ５〜ＡＩ２”よ
り、第６Ａ図で示されたように得られ、Ｘ座標の下３ビ
ットがシフトビット６０となる。

第６Ｂ図はシフトビットと文字データのシフト数及び書
き込みマスクビットの位置を示したものである。

以上の様にして複雑な座標演算をハードウェアで行うこ
とにより、表示メモリ１０２の格納アドレスや、格納す
るデータのシフト量を求める処理時間を大幅に短縮する
ことができる。

第７図は文字ｒＫＪのパターンデータな表示メモリに３
ビツト右にシフトした状態で書き込む場合を示している
。

ここでは、ＸＣＲでアドレスされた表示されるＸ座標値
（ＸＩ）は７０で示された点を指している。７１は表示
メモリ１０２の１バイトを示しているため、この座標値
（ｘｌ）を８で割った余り“３”が表示データのシフト
量となる。

なお、ソフト処理で７１で示されたアドレスに文字ｒＫ
Ｊのシフトしたパターンデータな格納するときは、−旦
表示メモリ１０２のアドレス７１のデータを読出してか
ら、シフトされた文字データとの論理和を取った後に基
のアドレスに書き込まなければならない。

しかし、この実施例では表示メモリ１０２にデュアルポ
ートメモリを用い、ライトパービット機能（ビット単位
に書込みや読出しを行う機能）により、表示メモリ１０
２の任意のビットをマスクして書き込むことができる。

つまり、−度表示メモリ１０２の内容を読み出す必要が
なく、シフト操作された文字データの必要なビットだけ
を書き込むことができる。

［表示メモリへのデータ書込み及び読出しの説明（第１
図、第８図、第９図）］第８図は第４図のステップＳ１９に相当するＭＰＵ１０
０から表示メモリ１０２への表示データの書き込みを行
う場合の回路で、シフトビット６０によりデータシフト
とメモリへの書込みを高速に行うことができる。

８０は表示制御部１０１よりのデータバスに接続され、
ＭＰＵよりの書込み信号８１（ＷＲＤＴ）により表示デ
ータをラッチするラッチ回路である。８２〜８９はマル
チプレクサで、３ビツトのシフトビット６０を入力し、
対応するとットデータを出力している。従って、いまシ
フトビット６０が“３”のときは、各マルチプレクサは
入力端子３に入力されたデータを選択して出力するため
、表示メモリ１０２に出力される表示データは、ＶＤＯ
〜ＶＤＴは’Ｄ３．Ｄ４．Ｄ５．Ｄ６、Ｄ７．Ｄｏ、Ｄ
Ｉ、Ｄ２″となり、データバスＤＯ〜Ｄ７が３ビツト右
方向にローティトされた値になる。

又、第９図は表示メモリ１０２からデータを読み出す回
路を示すブロック図で、第８図の同様に８ビツトのマル
チプレクサ８２〜８９をシフトビット６０で切り換える
ことにより、高速にデータシフトを行って読出すことが
できる。

ここでラッチ回路９１と９２は２つの連続したメモリを
ラッチするラッチ回路であり、文字パターンデータが表
示メモリ１０２の２つの番地にまたがっている可能性が
あるため、１回の読出し時に、表示メモリを２回読出す
必要がある。

いま、シフトビット６０の値が“３”の場合を第６Ｂ図
を参照して説明する。

マルチプレクサ８２〜８９は第８図のマルチプレクサと
同じ記号で示したように、シフトビット６０が“３”の
ときは入力端子３を選択して出力する。ＲＤＤＴＩは表
示メモリ１０２のｎ番地のデータを読出してラッチ回路
９１にラッチするラッチ信号、ＲＤＤＴ２は表示メモリ
１０２の（Ｎ＋１）番地のデータを読出してラッチ回路
９２にラッチするラッチ信号である。これら、ラッチ信
号９３．９４は、表示メモリ１０２のアドレスデータ５
９の出力に同期して、ＭＰＵの制御の基に出力される。

従って、ＤＯ〜Ｄ２には表示メモリ１０２の（ｎ＋１）
番地の“ＶＤ５〜ＶＤＴ”が出力され、Ｄ３〜Ｄ７には
ｎ番地の“■ＤＯ〜■Ｄ４“が出力される。これは第６
Ｂ図における、シフトビットが“３”のときのデータ９
５に相当している。

以上の説明したように、座標位置を基に表示メモリのア
ドレスを算出して表示データを書込むことにより、文字
データの文字ピッチが一定でない場合にも簡単に格納ア
ドレスを算出できる。

またこの実施例によれば、文書データを表示する際に、
表示開始位置や文字ピッチ、行ピッチ等のフォーマット
データを設定することによって、文字コードに対応した
フォントデータを読出して書き込むだけで、順次表示メ
モリに格納することができる。

また、表示メモリにデュアルポートメモリを用いること
により、表示メモリのリードモディファイが不要になる
と共に、表示データの書込み及び読出し時におけるシフ
ト操作をマルチプレクサを用いて実行できるため、高速
に処理することができる。

尚、この実施例では表示画面が単一の場合で説明したが
これに限定されるものでなく、設定データを各画面毎に
行うようにすることにより、１つの表示画面に複数の表
示画面を表示する、いわゆるウィンドウ表示が行える。

例えば、初期座標位置をウィンドウ画面の左上部位置に
、有効表示エリアをウィンドウ画面の表示エリアサイズ
とし、次の表示ウィンドウの初期座標位置を設定してい
くことにより、順次画面を重ねて表示していくことがで
きる。

［発明の効果コ以上説明したように本発明によれば、文字データを入力
し、パターンデータに展開してビットマツプメモリに格
納して表示する表示制御装置であって、前記パターンデ
ータを表示するフォーマット情報を入力する入力手段と
、前記フォーマット情報及び前記文字データの有効表示
幅を基に表示画面上における文字の表示座標位置を演算
する演算手段と、前記表示座標位置から前記ビットマッ
ブメモリの格納アドレスを算出する算出手段と、前記座
標位置を基に前記格納アドレスに格納するパターンデー
タの修正情報を求め、前記パターンデータな修正する修
正手段とを備えるように構成されているので、表示メモ
リの複数の番地に跨がるデータであっても、高速でしか
も簡単に表示メモリに格納することができる。

【図面の簡単な説明】

第１図は実施例の表示制御部と制御部、デイスプレィ及
び表示メモリとの接続を示す図、第２図は表示フォーマ
ットデータ例を示す図、第３図は制御部における表示指
示処理動作を示すフローチャート、第４図は実施例の表示制御部における表示処理を示すフ
ローチャート、第５図は表示座標値及び表示メモリのアドレスを算出す
る回路ブロック図、第６Ａ図はＸ、Ｙ座標値と表示メモリのアドレス及びシ
フトビットとの関係を示す図、第６Ｂ図は表示メモリの
表示データとシフトビットとの関係を示す図、第７図は書込みマスクを用いた文字ｒＫＪのパターンデ
ータの書き込み例を示す図、第８図は表示メモリへのデータ書き込み時のビットシフ
ト回路例を示す図、第９図は表示メモリよりのデータ読み出し時のビットジ
フト回路例を示す図、第１０図は表示メモリのデータ及びアドレス構成を示す
図、第１１図はプロポーショナル表示時における表示データ
例を示す図、そして第１２図は従来の表示データの作成処理を説明するため
の図である。図中、５０〜５３・・・ラッチ回路、５４．５５・・・
セレクタ、５６．５７・・・加算器、５８・・・アドレ
ス変換器、５９・・・アドレスデータ、６０・・・シフ
トビット、８０．９１．９２・・・ラッチ回路、８２〜
８９・・・マルチプレクサ、１００・・・ＭＰＵ、１０
１・・・表示制御部、１０２・・・表示メモリ、１０３
・・・デイスプレィ、１１０・・・フォントメモリであ
る。第３因第２第１０図

Claims

【特許請求の範囲】

（１）文字データを入力し、パターンデータに展開して
ビットマップメモリに格納して表示する表示制御装置で
あつて、前記パターンデータを表示するフォーマット情報を入力
する入力手段と、前記フォーマット情報及び前記文字デ
ータの有効表示幅を基に表示画面上における文字の表示
座標位置を演算する演算手段と、前記表示座標位置から
前記ビットマップメモリの格納アドレスを算出する算出
手段と、前記座標位置を基に前記格納アドレスに格納す
るパターンデータの修正情報を求め、前記パターンデー
タを修正する修正手段とを備えることを特徴とする表示
制御装置。
（２）前記修正情報はパターンデータのシフト量を示す
データであることを特徴とする請求項第１項に記載の表
示制御装置。
（３）前記ビットマップメモリをビット単位での書込み
或いは読出し機能を有するデュアルポートメモリで、前
記修正手段をマルチプレクサで構成することにより、前
記アクセス機能を使用して前記ビットマップメモリの任
意のアドレスに修正されたパターンデータを書き込むよ
うにしたことを特徴とする請求項第２項に記載の表示制
御装置。