JPH0244718A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0244718A JPH0244718A JP19657188A JP19657188A JPH0244718A JP H0244718 A JPH0244718 A JP H0244718A JP 19657188 A JP19657188 A JP 19657188A JP 19657188 A JP19657188 A JP 19657188A JP H0244718 A JPH0244718 A JP H0244718A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特にコンタクトホール
の埋め込みに方法に関するものである、特にA1.W等
の金属薄膜によるコンタクトホールの埋め込み方法に関
する。
の埋め込みに方法に関するものである、特にA1.W等
の金属薄膜によるコンタクトホールの埋め込み方法に関
する。
従来の技術
超高密度な半導体集積回路において、多層配線が多く用
いられるようになり、コンタクトホールの高アスペクト
化がさけられない。このような高アスペクト化を有する
コンタクトホールを金属薄膜で埋め込む方法として、バ
イアススパッタ方式によるAI堆積、Wの選択CVD法
を用いる必要があった。
いられるようになり、コンタクトホールの高アスペクト
化がさけられない。このような高アスペクト化を有する
コンタクトホールを金属薄膜で埋め込む方法として、バ
イアススパッタ方式によるAI堆積、Wの選択CVD法
を用いる必要があった。
発明が解決しようとする課題
バイアススパッタ法によるAI堆積は通常のスパッタに
比ベステップ力バレツジが向上し、高アスペクト比のコ
ンタクトホールを埋め込みが可能であるが、ブレクンが
大きく成長することや、αロックの発生が生じ配線形成
後の断線、ショートが生じやすく、半導体装置の歩留り
の低下の原因となった。また、通常のW選択CVD法で
は、ジノコン基板のワームホール発生や、Wのは(離が
生じて、半導体装置の歩留り低下を招いていた。
比ベステップ力バレツジが向上し、高アスペクト比のコ
ンタクトホールを埋め込みが可能であるが、ブレクンが
大きく成長することや、αロックの発生が生じ配線形成
後の断線、ショートが生じやすく、半導体装置の歩留り
の低下の原因となった。また、通常のW選択CVD法で
は、ジノコン基板のワームホール発生や、Wのは(離が
生じて、半導体装置の歩留り低下を招いていた。
本発明は、コンタクトホール側壁に、金属薄膜と親和性
の高い層を形成することにより、ステップカバレッジな
らびに密着性を向上し、従来のような、不都合の生じな
い方法を提供するものである。
の高い層を形成することにより、ステップカバレッジな
らびに密着性を向上し、従来のような、不都合の生じな
い方法を提供するものである。
課題を解決するための手段
本発明は、コンタクトホールに金属薄膜を埋め込む際に
、コンタクトホール側壁にA1の薄膜を形成する工程あ
るいは、シリル基を形成する工程を偏えたものである。
、コンタクトホール側壁にA1の薄膜を形成する工程あ
るいは、シリル基を形成する工程を偏えたものである。
作 用
本発明によれば、コンタクトホールの側壁に金属薄膜と
親和性の高い領域を形成するため、通常のスパッタ法に
よるA1堆櫃のステップカラレッジの向上が可能となり
、グレインの成長を抑え、αロックの発生のないAI膜
を用いることができる。
親和性の高い領域を形成するため、通常のスパッタ法に
よるA1堆櫃のステップカラレッジの向上が可能となり
、グレインの成長を抑え、αロックの発生のないAI膜
を用いることができる。
実施例
実施例1
第1図a −dに基づいて本発明の製造方法の一実施例
を示す。
を示す。
たとえば酸化膜2をたとえばフォトレジストをマスクと
し、異方性エツチングによりエツチングし、たとえば開
口径0.8μm、深さ0.8μmコンタクトホールを形
成(第1図(a))したのち、たとえばバイアススパッ
タ法により、たとえばモリブデン膜を1100n堆積し
たのち(第1図(b))、前記モリブデン膜を異方性エ
ツチングにより全面エツチングすることより、コンタク
トホール側壁にのみモリブデン膜を残存せしめ(第1図
(C))ついでモリブデン膜表面の酸化物をたとえば真
空加熱により除去したのちバイアスを印加しない通常の
スパッタ法によりアルミ[を堆積することにより、カバ
レッジよくコンタクトホールを埋め込む(第1図(d)
)。
し、異方性エツチングによりエツチングし、たとえば開
口径0.8μm、深さ0.8μmコンタクトホールを形
成(第1図(a))したのち、たとえばバイアススパッ
タ法により、たとえばモリブデン膜を1100n堆積し
たのち(第1図(b))、前記モリブデン膜を異方性エ
ツチングにより全面エツチングすることより、コンタク
トホール側壁にのみモリブデン膜を残存せしめ(第1図
(C))ついでモリブデン膜表面の酸化物をたとえば真
空加熱により除去したのちバイアスを印加しない通常の
スパッタ法によりアルミ[を堆積することにより、カバ
レッジよくコンタクトホールを埋め込む(第1図(d)
)。
実施例2
第2図(a)〜(d)に基づいて他の実施例を示す。
たとえば酸化膜2をたとえばフォトレジスト3をマスク
として異方性エツチングによりエツチングしコンタクト
ホールを形成しく第2図(a))ついて、フォトレジス
ト3をマスクとして、水素プラズマ処理を行うことによ
り、コンタクトホール側壁を還元し、シリル基を形成す
る(第2図(b))。
として異方性エツチングによりエツチングしコンタクト
ホールを形成しく第2図(a))ついて、フォトレジス
ト3をマスクとして、水素プラズマ処理を行うことによ
り、コンタクトホール側壁を還元し、シリル基を形成す
る(第2図(b))。
フォトレジストを除去(第2図(C))したのち、タン
グステンの選択CVDによりコンタクトホールにのみタ
ングステンを密着性よくかつワームホールの発生なく埋
め込む(第2図(d))。また、タングステンのかわり
にアルミ膜をスパッタ方により堆積した場合においても
ステップカバレッジの向上が可能である。
グステンの選択CVDによりコンタクトホールにのみタ
ングステンを密着性よくかつワームホールの発生なく埋
め込む(第2図(d))。また、タングステンのかわり
にアルミ膜をスパッタ方により堆積した場合においても
ステップカバレッジの向上が可能である。
発明の効果
本発明の金属薄膜によるコンタクトホール埋め込み方法
は、アルミ膜のステップカバレッジを向上せしめるとと
もに、タングステン選択CVD法においても、タングス
テンの密着性を向上し、ワームホールの発生を抑えるこ
とが可能となり、歩留の大幅な向上が実現できる。した
がって本発明にかかる半導体装置の製造方法は極めて産
業上価値の高いものである。
は、アルミ膜のステップカバレッジを向上せしめるとと
もに、タングステン選択CVD法においても、タングス
テンの密着性を向上し、ワームホールの発生を抑えるこ
とが可能となり、歩留の大幅な向上が実現できる。した
がって本発明にかかる半導体装置の製造方法は極めて産
業上価値の高いものである。
第1図は本発明の半導体装置の製造方法の一実施例の製
造工程断面図、第2図は他の実施例の製造工程の断面図
である。 1・・・・・・半導体基板、2・・・・・・酸化膜、3
・・・・・・第1のアルミ、4・・・・・・第2のアル
ミ、5・・・・・・半導体基板、6・・・・・・酸化膜
、7・・・・・・フォトレジスト、8・・・・・・シリ
ル化層、9・・・・・・タングステン。 代理人の氏名 弁理士 粟野重孝 ほか1名第 図 第 図
造工程断面図、第2図は他の実施例の製造工程の断面図
である。 1・・・・・・半導体基板、2・・・・・・酸化膜、3
・・・・・・第1のアルミ、4・・・・・・第2のアル
ミ、5・・・・・・半導体基板、6・・・・・・酸化膜
、7・・・・・・フォトレジスト、8・・・・・・シリ
ル化層、9・・・・・・タングステン。 代理人の氏名 弁理士 粟野重孝 ほか1名第 図 第 図
Claims (2)
- (1)半導体基板上の絶縁対薄膜を前記薄膜とエッチン
グ特性の異なる薄膜をマスクとして異方性エッチングに
よりエッチングすることよりコンタクトホールを形成す
る工程と、第1の金属薄膜を堆積する工程と、前記第1
の金属薄膜をコンタクトホール側壁にのみ残存せしめる
工程と、第2の金属薄膜を堆積する工程からなる半導体
装置の製造方法。 - (2)半導体基板上の絶縁体薄膜に誘起薄膜をマスクと
してコンタクトホールを形成する工程とコンタクトホー
ル側壁にのみシリル基を形成する工程と金属薄膜を堆積
する工程からなる半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19657188A JPH0244718A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19657188A JPH0244718A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0244718A true JPH0244718A (ja) | 1990-02-14 |
Family
ID=16359954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19657188A Pending JPH0244718A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0244718A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6891718B2 (en) | 2001-05-29 | 2005-05-10 | Lg. Philips Lcd Co., Ltd. | Structure for assembling flat display |
-
1988
- 1988-08-05 JP JP19657188A patent/JPH0244718A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6891718B2 (en) | 2001-05-29 | 2005-05-10 | Lg. Philips Lcd Co., Ltd. | Structure for assembling flat display |
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