JPH0241526A - ディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル化された音声データや画像データ
等の逐次データをプログラムに従ってリアルタイム（実
時間）で高速演算処理し、その演算結果を出力するディ
ジタル信号プロセッサ（以下、ＤＳＰという）、特にそ
のインクラブド（割込み）制御方式に関するものである
。

（従来の技術） ＤＳＰは外部から供給された逐次データをリアルタイム
で高速演算処理するものであり、従ってその性格上、Ｄ
ＳＰの性能は処理速度によって一義的に決まり、処理速
度が速いほど望ましい。このようなりＳＰにおいては、
外部より入力されるリセット信号Ｒ３Ｔ及びインクラブ
ド信号ＩＮＴにより、プログラムを実行開始する。また
、数種のプログラムを実行させるよう汎用性を考慮した
ＤＳＰでは、数種のインクラブド信号を入力する構成に
なっている。

従来、この種のＤＳＰとしては、例えば特開昭６２−２
１４４４１号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は従来のＤＳＰの一構成例を示すブロック図であ
る。

このＤＳＰＩＯは、例えばサンプリングされたアナログ
信号ＡＮを音声データや画像データ等の逐次データＤＡ
Ｉにディジタル変換するアナログ／ディジタル変換器（
以下、Ａ／Ｄ変換器という）１１と、圧縮データＤＡ２
の伝送を行う通信回路１２とに接続され、逐次データＤ
ＡＩに対して演算処理を施したり、通信回路１２との間
で圧縮データＤＡ２の送受を行う機能等を有している。

ＤＳＰｌｏは、メモリ部２０と、演算部２１と、逐次デ
ータＤＡ１、圧縮データＤＡ２、ジャツブ信号データＪ
ＡＦ、リセット信号Ｒ８Ｔ及びインタラプト信号ＩＮＴ
等の入出力を行う入出力制御部３０と、これらを命令に
応じて制御するシーケンス制御部３０とを備え、それら
がデータバス２３により相互に接続されている。

シーケンス制御部３０は、プログラムカウンタ３１、命
令ＲＯＭ　（、リードオンリーメモリ）３２、命令レジ
スタ３３及びデコーダ３４で構成されている。プログラ
ムカウンタ３１は、制御信号５３４−４に応じて、先頭
アドレスの発生や、命令データＤ３２ａ中のアドレスデ
ータＤ３２ｂの読込み及び歩道を実行し、それらをアド
レスデータＤ３１の形で出力する機能を有している。命
令ＲＯＭ３２は命令データ（演算処理用プログラム〉を
格納したメモリ、命令レジスタ３３は命令ＲＯＭＢ２か
ら読出した命令データＤ３２を一時保持し、それをアド
レスデータＤ３２ｂを有する命令データＤ３２ａをの形
で出力するレジスタである。デコーダ３４は、命令レジ
スタ３３から出力された命令データＤ３２ａ、または入
出力制御部２２からの制御データＤ　２．２を解読し、
メモリ部２０、演算部２１、入出力制御部２２及びプロ
グラムカウンタ３１へ制御信号５３４−１〜５３４−４
をそれぞれ出力したり、あるいはデータバス２３へ演算
データを出力する機能を有している。

以上の構成において、例えばリセット信号Ｒ８Ｔが入出
力制御部２２に入力されると、入出力制御部２２は制御
データＤ２２をデコーダ３４へ出力する。デコーダ３４
は制御データＤ２２を解読し、制御信号５３４−４をプ
ログラムカウンタ３１に与える。プログラムカウンタ３
１は制御信号５３４−４に基づきアドレスデータＤ３１
を出力し、命令ＲＯＭ３２の内容を読出して命令データ
Ｄ３２を命令レジスタ３３へ格納させる。デコーダ３４
は、命令レジスタ３３から出力される命令データＤＢ２
ａを解読して制御信号５３４−１〜５３４−３を生成し
、それらの制御信号５３４−１〜５３４−３によりメモ
リ部１、演算部２及び入出力制御部３を制御して命令を
実行する。

例えば、命令ＲＯＭＢ２から出力された命令データＤ３
２ａの内容が、Ａ／Ｄ変換器１１からの逐次データＤＡ
Ｉに対して演算処理を施し、その演算結果を圧縮データ
ＤＡ２の形で通信回路１２へと出力するという内容の場
合、入出力制御部２２は制御信号５３４−３により逐次
データＤＡＩを入力し、それをデータバス２３を介して
演算部２１へ送る。演算部２１は制御信号５３４−２に
より、データバス２３上の逐次データＤＡＩに対して所
定の演算処理を施し、その演算結果を圧縮して圧縮デー
タＤＡ２を生成する。この圧縮データＤＡ２はデータバ
ス２３及び入出力制御部２２を介して通信回路１２へ出
力される。

また、外部よりインクラスト信号ＩＮＴが入力された場
合、入出力制御部２２はインクラブド信号ＩＮＴを制御
データＤ２２の形でデコーダ３４に与える。デコーダ３
４は制御データＤ２２を解読して制御信号８３４−４を
生成し、それをプロダラムカウンタ３１に与える。する
と、プログラムカウンタ３１により発生する特定の先頭
アドレスから、逐次的にプログラムが実行される。

（発明が解決しようとする課題） しかしながら、上記構成のＤＳＰでは、次のような課題
があった。

例えば、設定レベルが論理“Ｈｌｌまたは°Ｌ′′のジ
ャンプ信号データＪＡＦにより、命令ＲＯＭ３２中の任
意のアドレスからプログラムを実行させる要求があった
場合、インクラブド信号ＩＮＴに基づきプログラムカウ
ンタ３１で指定される命令ＲＯＭ３２中の特定の先頭ア
ドレスに１．予めアドレス変更を行う命令（条件付きジ
ャンプ命令等）を用意しておき、そのジャンプ命令に従
ってジャンプ命令プログラムを実行して前記命令ＲＯＭ
３２中の任意のアドレスを設定するという手順を実行し
なければならなかった。即ち、この手順を第３図を参照
しつつ具体的に説明する。

第３図は、従来のＤＳＰの命令構成例を示す図である。

例えば、演算処理命令２を実行するためには、命令ＲＯ
Ｍ３２中のＹ番地よりプログラムを開始させればよいの
であるが、インクラブド信号ＩＮＴに基づきプログラム
カウンタ３１で発生する先頭アドレスは、Ｘ番地に固定
されているため、予めそのＸ番地に条件付ジャンプ命令
を用意しておく。プログラムカウンタ３１によりＸ番地
が指定されると、デコーダ３４から出力される制御信号
５３４−３により、ジャンプ信号データＪＡＰが入出力
制御部２２を介して取込まれ、条件付ジャンプ命令１の
実行により、実行させたいＹ番地が設定される。従って
、インクラブド信号ＩＮＴにより開始されるアドレスで
は、必ずアドレス変更を行う命令（例えば、条件付きジ
ャンプ命令〉を実行しなければならないために、例えば
実行させたい命令プログラムを数種（ｎ種）含むもので
は、命令ＲＯＭ３２の空間領域を数行（ｎｌ）にわたり
、アドレス変更を行う命令を設定したおく必要があり、
最悪の場合、数サイクル（ｎサイクル）もの時間を浪費
してしまい、処理速度が遅くなるという課題があった。

本発明は前記従来技術が持っていた課題として、命令Ｒ
ＯＭの空間領域の無駄と、それによる演算処理時間が遅
くなるという点について解決したＤＳＰのインタラプト
制御方式を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、演算部と、メモリ
部と、入出力制御部と、プログラムカウンタ、命令メモ
リ、命令レジスタ及びデコーダを有するシーケンス制御
部とを備え、インタラプト信号により演算処理過程を変
えるようなりＳＰにおいて、前記プログラムカウンタの
入力段にアドレス発生回路を設けたものである。アドレ
ス発生回路は、少なくとも、演算処理を実行させる複数
の先頭アドレスデコーダを格納する格納回路と、アドレ
ス選択制御データに基づき特定の前記アドレスデータを
選択しそれを前記プログラムカウンタに出力するセレク
タとで、構成されている。

（作用） 本発明によれば、以上のようにＤＳＰを構成しなので、
格納回路は複数の先頭アドレスデータを記憶し、その出
力をセレクタに与える。セレクタはアドレス選択制御デ
ータに基づき、格納回路の出力を選択し、その選択した
先頭アドレスデータをプログラムカウンタに与える。プ
ログラムカウンタは、インタラプト信号の入力によって
デコーダから出力される制御信号に基づき、セレクタか
らの先頭アドレスデータを選定し、そのデータで命令メ
モリの内容を読出す。これにより、インタラプト制御時
において、任意の先頭アドレスから命令の実行が行える
。従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すＤＳＰの構成ブロック
図、第４図はそのＤＳＰの命令構成例を示す図である。

このＤＳＰ４０は、例えば逐次データＤＡＩを出力する
Ａ／Ｄ変換器や、圧縮データＤＡ２の伝送を行う通信回
路等に接続されるもので、メモリ部４１と、演算部４２
と、入出力制御部４３と、これらを命令に応じて制御す
るシーケンス制御部５０とを備え、それがデータバス４
４により相互に接続されている。シーケンス制御部５０
は、プログラムカウンタ５１、命令メモリとして例えば
命令ＲＯＭ５２、命令レジスタ５３、及びデコーダ５４
を有する池に、格納口ＦＩ！ｌｌ５５ａ及びセレクタ５
５ｂで構成されるアドレス発生回路５５を備えている。

ここで、メモリ部４１は、演算処理用データを格納し、
そのデータを制御信号５５４−１によりテ゛−タバス４
４へ出力しなり、あるいはデータバス４４に入力された
データＤＡＩ、ＤＡ２を制御信号５５４−１により取込
んだりする機能を有し、ＲＡＭ（ランダムアクセスメモ
リ〉及びＲＯＩＩＴ’ｌ　等で構成されている。制御部
４２は、制御信号５５４−２により、データバス４４上
の入力データＤＡＩ、ＤＡ２や、デコーダ５４から出力
されたデータを演算処理する機能を有し、レジスタ、乗
算器、算術論理演算器、シフタ、アキュムレータ（累算
器）等で構成されている。入出力制御部４３は、制御信
号５５４−３により外部の逐次データＤＡＩ及び圧縮デ
ータＤＡ２を入力してデータバス４４へ出力し、データ
バス４４上のデータＤＡ２を外部へ出力し、さらに外部
からのリセット信号Ｒ３Ｔ及びインクラブド信号ＩＮＴ
を受信するとそれを制御データＤ４３の形でデコーダ５
４へ出力する機能を有している。

シーケンス制御部５０におけるプログラムカウンタ５１
は、セレクタ５５ｂから出力されたアドレスデータＤ５
０、命令レジスタ５３から出力された命令データＤ５３
ａ中のアドレスデータＤ５３ｂ、または外部からのクロ
ックにより歩進されたアドレスデータを制御信号５５４
−４により選択し、その選択したアドレスデータＤ５１
を出力するレジスタで′あり、その出力（則に命令ＲＯ
Ｍ５２、命令レジスタ５３及びデコーダ５４が接続され
ている。命令ＲＯＩＶＴ５２は、第４図に示すような命
令データ（演算処理用プログラム）Ｄ５２を格納し、そ
れがアドレスデータＤ５１により続出されるメモリであ
る、命令レジスタ５３は、命令ＲＯＭ５２からの命令デ
ータＤ５２を一時保持し、所定のタイミングで、アドレ
スデータＤ５３ｂを有する命令データＤ５３ａをデコー
ダ５４へ出力するレジスタである。デコーダ５４は、命
令ジスタ５３からの命令データＤ５３ａ、及び入出力制
御部４３からの制御データＤ４Ｂを解読し、メモリ部４
１、演算部４２、入出力制御部４３及びプログラムカウ
ンタ５１へ制御信号５５４−１〜５５４−４をそれそ′
れ出力すると共に、データバス４４へ演算データを出力
する機能を有している。

プログラムカウンタ５１の入力段に設けられたアドレス
発生回路５５は、演算処理を実行させる複数の先頭アド
レスデータを格納する格納回路５５ａと、外部から入力
されるアドレス選択制御データＡＤに応答して格納回路
５５ａからの特定の先頭アドレスデータＤ５０をプログ
ラムカウンタ５１へ出力するセレクタ５５ｂとて゛、構
成されている。

第５図は第１図中のアドレス発生回路５５の構成例を示
す回路図である。

格納回路５５ａは、各先頭アドレスデータを格納する複
数のメモリセル５５ａ−１〜５５ａ−ｒｌを有し、それ
らのメモリセル５５ａ−１〜５５ａ−ｎが、電源ライン
Ｖｃｃと接地ラインＶｓｓでワイヤ接続されて構成され
ている。セレクタ５５ｂは、各メモリセル５５ａ−１〜
５５ａ−ｎの出力側にそれぞれ接続された複数の１ビッ
トセレクタ５５ｂ−１〜５５ｂ−ｎを有し、それらの１
ビツトセレクタ５５　ｂ−１〜５５　ｂ−ｎが、複数の
ＡＮＤゲーＩ・及びＯＲゲートで構成され、アドレス選
択制御データＡＤに応じたアドレスデータＤ５０を出力
するようになっている。

第６図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。

リセット信号Ｒ３Ｔが入出力制御部４３に入力されると
、入出力制御部４３は制御データＤ４３をデコーダ５４
へ出力する。デコーダ５４は制御データＤ４３を解読し
、制御信号５５４−４をプログラムカウンタ５１に与え
る。ブログラムカウンタ５１は制御信号５５４−４に基
づき０番地のアドレスデータＤ５１を出力し、命令ＲＯ
Ｍ５２の内容を読出して命令データＤ５２を命令レジス
タ５３へ格納させる。デコーダ５４は、命令レジスタ５
３から出力される０番地の命令データＤ５３ａを解読し
て制御信号５５４−１〜５５４−３を生成し、それらの
制御信号５５４−１〜５５４−３によりメモリ部４１．
演算部４２及び入出力制御部４３を制御して命令を実行
する。例えば、命令データＤ５３ａの内容が、逐次デー
タＤＡＩに対して演算処理を施し、その演算結果を圧縮
データ１）Ａ２の形で出力するという内容の場合、入出
力制御部４３は制御信号５５４−３により逐次データＤ
ＡＩを入力し、それをデータバス４４を介して演算部４
２へ送る。演算部４２は制御信号５５４−２により、デ
ータバス４４上の逐次データＤＡＩに対して所定の演算
処理を施し、その演算結果を圧縮して圧縮データＤＡ２
を生成する。この圧縮データＤＡ２はデータバス４４を
介して入出力制御部４３から出力される。

次に、外部からインタプラト信号ＩＮＴが入力された場
合の動作を説明する。

第６図に示すように、格納回路５５ａに格納されている
複数の先頭アドレスデータＸ、Ｙ、Ｚ。

Ｗは、例えば２ビツトのアドレス選択制御データＡＤに
より制御されるセレクタ５５ｂ″Ｃ選択され、それがア
ドレスデータＤ５０の形でプログラムカウンタ５１に出
力される。各先頭アドレス選択期間１〜５において、外
部からインタラプト信号ＩＮＴが入力されると、入出力
制御部４３はそのインタラプト信号ＩＮＴを制御データ
Ｄ４３の形でデコーダ５４を与える。デコーダ５４は制
御データＤ４３を解読し、その解読結果を制御信号３５
４−４の形でプログラムカウンタ５１に与える。プログ
ラムカウンタ５１は、制御信号５５４−４に応じて、セ
レクタ５５ｂがら出力されているアドレスデータＤ５０
、例えば先頭アドレス選択期間３におけるＹ番地を読込
み、それをアドレスデータＤ５１の形で命令ＲＯＭ５２
に与える。

命令ＲＯＭ５２はアドレスデータＤ５１で指定された先
頭アドレスＹ番地の命令データＤ５２を出力し、それを
命令レジスタ５３に格納する。命令レジスタ５３は先頭
アドレスＹ番地の命令データＤ５３ａをデコーダ５４へ
出力するのて゛、そのデコーダ５４が命令データＤ５３
ａを解読して制御信号５５４−１・〜５５４−３をメモ
リ部４１、演算部４２及び入出力制御部４３へそれぞれ
出力する。これにより、ＤＳＰ４０は設定された先頭ア
ドレスＹ番地から演算処理命令３を逐次実行していく。

本実施例では、次のような利点を有している。

例えば、演算処理命令３を実行するなめに、命令プログ
ラム作成時に、格納回路５５ａにＹ番地を格納しておく
ことにより、インクラブド信号ＩＮＴ入力時のアドレス
選択制御データＡＤの設定によって、プログラムカウン
タ５１に直接Ｙ番地を設定できる。つまり、インタラプ
ト信号ＩＮＴにより実行させるべき命令データの先頭ア
ドレスを、インタラプト制御で、直接プログラムカウン
タ５１に設定できる。そのため、命令ＲＯＭ５２の空間
領域の無駄がなくなり、それによって演算処理時間を短
縮でき、効率の良い演算処理が可能となる。その上、設
定した複数の先頭アドレスＸ、Ｙ、Ｚ、Ｗをアドレス選
択制御データＡＤで選択できるため、１つのインタラプ
ト信号ＩＮＴにより、複数の命令プログラムを実行でき
る。さらに、インタラブＩ・信号ＩＮＴにより発生する
先頭アドレスｘ、ｙ、　Ｚ、ｗを、命令プログラム開発
時に任意に設定できるため、プログラム作成に自由度が
増す。

なお、本発明は図示の実施例に限定されず、命令ＲＯＭ
５２を他のメモリで構成したり、格納回路５５ａをＲＯ
Ｍ等の他の手段で構成したり、セレクタ５５ｂを他のゲ
ートや、あるいは２ビツト以外のビット数のアドレス選
択制御データＡＤで切換え制御する構成にしたり、さら
に本発明のＤＳＰをＡ／Ｄ変換器や通信回路以外の回路
に接続して使用する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、プログラ
ムカウンタの入力段に、格納回路及びセレクタを有する
アドレス発生回路を設けたので、インタラプト信号が入
力されると、セレクタの出力によって任意の先頭アドレ
スをプログムカウンタに直接設定でき、それによって命
令メモリの空間領域の無駄がなくなり、演算処理の高速
化が期待できる。さらに、設定した複数の先頭アドレス
をアドレス選択制御データにより選択できるため、１つ
のインタラプト信号だけで複数の命令プログラムを実行
でき、その上、インタラプト信号によって発生するべき
先頭アドレスを命令プログラム開発時に、任意に設定で
きるため、プログラム作成に自由度が増す。

【図面の簡単な説明】

第１図は本発明の実施例を示すＤＳＰの構成ブロック図
、第２図は従来のＤＳＰの構成ブロック図、第３図は第
２図のＤＳＰの命令構成例を示す図、第４図は第１図の
ＤＳＰの命令構成例を示す図、第５図は第１図のアドレ
ス発生回路の回路図、第６図は第１図のタイミングチャ
ートである。 ４０・・・・・・ＤＳＰ、４１・・・・・・メモリ部、
４２・・・・・・演算部、４３・・・・・・入出力制御
部、４４・・・・・・データバス、５０・・・・・・シ
ーケンス制御部、５１・・・・・・プログラムカウンタ
、５２・・・・・・命令ＲＯＭ、５３・・・・・・命令
レジスタ、５４・・・・・・デコーダ、５５・・・・・
・アドレス発生回路、５５ａ・・・・・・格納回路、５
５ｂ・・・・・・セレクタ、ＡＤ・・・・・・アドレス
選択制御データ、ＩＮＴ・・・・・・インタラプト信号
、Ｒ８Ｔ・・・・・・リセット信号。

Claims (1)

1. 【特許請求の範囲】 データを演算処理する演算部と、 演算処理用のデータを格納するメモリ部と、データ及び
   制御信号の入出力を行う入出力制御部と、 プログラムカウンタ、命令データを格納する命令メモリ
   、命令データを一時保持する命令レジスタ、及びデータ
   を解読するデコーダを有するシーケンス制御部とを備え
   、 インタラプト信号を前記入出力制御部より入力し、それ
   を前記デコーダで解読し、その解読結果に基づき、前記
   プログラムカウンタの示すアドレスの命令を前記命令メ
   モリより読出して前記デコーダで解読し、その解読結果
   に基づき、前記演算部、メモリ部及び入出力制御部を制
   御して前記命令を実行するディジタル信号プロセッサに
   おいて、演算処理を実行させる複数の先頭アドレスデー
   タを格納する格納回路と、 アドレス選択制御データに基づき特定の前記アドレスデ
   ータを選択しそれを前記プログラムカウンタに出力する
   セレクタとを備えたアドレス発生回路を、 前記プログラムカウンタの入力段に設けたことを特徴と
   するディジタル信号プロセッサ。