JPH0240963A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0240963A JPH0240963A JP63191549A JP19154988A JPH0240963A JP H0240963 A JPH0240963 A JP H0240963A JP 63191549 A JP63191549 A JP 63191549A JP 19154988 A JP19154988 A JP 19154988A JP H0240963 A JPH0240963 A JP H0240963A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、多結晶シリコン膜の間の層間絶縁膜として酸化シリコ
ン膜と窒化シリコン膜と酸化シリコン膜との三層構造の
絶縁膜を用いる半導体集積回路装置の製造方法に関する
。
、多結晶シリコン膜の間の層間絶縁膜として酸化シリコ
ン膜と窒化シリコン膜と酸化シリコン膜との三層構造の
絶縁膜を用いる半導体集積回路装置の製造方法に関する
。
本発明は、第１の多結晶シリコン膜と、上記第１の多結
晶シリコン膜上に設けられた絶縁膜と、上記・絶縁膜上
に設けられた第２の多結晶シリコン膜とを有し、上記絶
縁膜が第１の酸化シリコン膜と、上記第１の酸化シリコ
ン膜上に設けられた窒化シリコン膜と、上記窒化シリコ
ン膜上に設けられた第２の酸化シリコン膜とから成る半
導体集積回路装置の製造方法において、上記窒化シリコ
ン膜に酸素をイオン注入した後に上記窒化シリコン膜を
熱酸化することにより上記第２の酸化シリコン膜を形成
することによって、第２の酸化シリコン膜を厚く形成す
ることができるようにしたものである。
晶シリコン膜上に設けられた絶縁膜と、上記・絶縁膜上
に設けられた第２の多結晶シリコン膜とを有し、上記絶
縁膜が第１の酸化シリコン膜と、上記第１の酸化シリコ
ン膜上に設けられた窒化シリコン膜と、上記窒化シリコ
ン膜上に設けられた第２の酸化シリコン膜とから成る半
導体集積回路装置の製造方法において、上記窒化シリコ
ン膜に酸素をイオン注入した後に上記窒化シリコン膜を
熱酸化することにより上記第２の酸化シリコン膜を形成
することによって、第２の酸化シリコン膜を厚く形成す
ることができるようにしたものである。
Ｅ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒ
ｏｇｒａｎｕｎａｂｌｅ ＲｅａｄＱｌｌｙ Ｍｅ＋５
ｏｒｙ）やＥ Ｅ Ｆ ＲＯＭ （Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｂｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ＋ｎ
＋１ｌａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）
のメモリセル部は、フローティングゲート（Ｆｌｏａｔ
ｉｎｇ Ｇａｔｅ）上に眉間絶縁膜を介してコントロー
ルゲ−） （Ｃｏｎｔｒｏｌ Ｇａｔｅ）が設けられた
構造を有する。
ｏｇｒａｎｕｎａｂｌｅ ＲｅａｄＱｌｌｙ Ｍｅ＋５
ｏｒｙ）やＥ Ｅ Ｆ ＲＯＭ （Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｂｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａ＋ｎ
＋１ｌａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）
のメモリセル部は、フローティングゲート（Ｆｌｏａｔ
ｉｎｇ Ｇａｔｅ）上に眉間絶縁膜を介してコントロー
ルゲ−） （Ｃｏｎｔｒｏｌ Ｇａｔｅ）が設けられた
構造を有する。
これらのフローティングゲート及びコントロールゲート
の材料としては通常、不純物をドープした多結晶シリコ
ン（Ｓｉ）膜が用いられている。
の材料としては通常、不純物をドープした多結晶シリコ
ン（Ｓｉ）膜が用いられている。
上述の眉間絶縁膜として、多結晶Ｓ３膜の表面に熱酸化
により形成された酸化シリコン（Ｓｉｎｇ）膜と、この
ＳｉＯ□膜上に形成された窒化シリコン（ＳｉＮ）膜と
、このＳｉＮ膜の表面に熱酸化により形成されたＳｉＯ
□膜とから成る三層構造の絶縁膜、すなわちいわゆるＯ
ＮＯが用いられることがある。
により形成された酸化シリコン（Ｓｉｎｇ）膜と、この
ＳｉＯ□膜上に形成された窒化シリコン（ＳｉＮ）膜と
、このＳｉＮ膜の表面に熱酸化により形成されたＳｉＯ
□膜とから成る三層構造の絶縁膜、すなわちいわゆるＯ
ＮＯが用いられることがある。
この場合、このＳｉＮ膜の表面に形成されるＳｉｎ。
膜が厚いほどＯＮＯのリーク電流が少なく、また絶縁破
壊に至るまでの寿命も長いことがＴＤＤＢ（Ｔｉｍｅ
Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａ
ｋｄｏｗｎ）の測定から知られている。
壊に至るまでの寿命も長いことがＴＤＤＢ（Ｔｉｍｅ
Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａ
ｋｄｏｗｎ）の測定から知られている。
ところで、上述のＯＮＯを用いるＥＰＲＯＭやＥＥＰＲ
ＯＭを製造する場合、製造プロセスをなるべく簡単にす
るためには、上述のＳｉＮ膜の熱酸化を周辺回路のトラ
ンジスタのゲート酸化膜を形成するための熱酸化と同時
に行うことが望ましい。
ＯＭを製造する場合、製造プロセスをなるべく簡単にす
るためには、上述のＳｉＮ膜の熱酸化を周辺回路のトラ
ンジスタのゲート酸化膜を形成するための熱酸化と同時
に行うことが望ましい。
しかし、ＳｉＮ膜の酸化速度は極めて小さいため、周辺
回路のトランジスタのゲート酸化膜を所定膜厚にするた
めに必要な酸化時間では、ＳｉＮ膜の表面にＳｉ０ｇ膜
を十分に厚く形成することは困難であった。
回路のトランジスタのゲート酸化膜を所定膜厚にするた
めに必要な酸化時間では、ＳｉＮ膜の表面にＳｉ０ｇ膜
を十分に厚く形成することは困難であった。
従って本発明の目的は、ＳｉＮ膜の表面に厚いＳｉＯ□
膜を形成することができる半導体集積回路装置の製造方
法を提供することにある。
膜を形成することができる半導体集積回路装置の製造方
法を提供することにある。
上記課題を解決するため、本発明は、第１の多結晶シリ
コン膜（ＦＣ）と、第１の多結晶シリコン膜（ＦＣ）上
に設けられた絶縁膜と、絶縁膜上に設けられた第２の多
結晶シリコン膜（ＣＧ）とを有し、絶縁膜が第１の酸化
シリコン膜（５）と、第１の酸化シリコン膜（５）上に
設けられた窒化シリコン膜（６）と、窒化シリコン膜（
６）上に設けられた第２の酸化シリコン膜（８）とから
成る半導体集積回路装置の製造方法において、窒化シリ
コン膜（６）に酸素をイオン注入した後に窒化シリコン
膜（６）を熱酸化することにより第２の酸化シリコン膜
（８）を形成するようにしている。
コン膜（ＦＣ）と、第１の多結晶シリコン膜（ＦＣ）上
に設けられた絶縁膜と、絶縁膜上に設けられた第２の多
結晶シリコン膜（ＣＧ）とを有し、絶縁膜が第１の酸化
シリコン膜（５）と、第１の酸化シリコン膜（５）上に
設けられた窒化シリコン膜（６）と、窒化シリコン膜（
６）上に設けられた第２の酸化シリコン膜（８）とから
成る半導体集積回路装置の製造方法において、窒化シリ
コン膜（６）に酸素をイオン注入した後に窒化シリコン
膜（６）を熱酸化することにより第２の酸化シリコン膜
（８）を形成するようにしている。
上記した手段によれば、窒化シリコン膜（６）にイオン
注入された酸素の存在により、この窒化シリコン膜（６
）の酸化速度が大きくなり、従ってこの窒化シリコンＩ
ＩＩ！ （６）の表面に第２の酸化シリコン膜（８）を
厚く形成することができる。
注入された酸素の存在により、この窒化シリコン膜（６
）の酸化速度が大きくなり、従ってこの窒化シリコンＩ
ＩＩ！ （６）の表面に第２の酸化シリコン膜（８）を
厚く形成することができる。
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において同一機能を有するも
のには同一の符号を付す。
する。なお、実施例の全図において同一機能を有するも
のには同一の符号を付す。
叉鳳五上
第１図Ａ〜第１図Ｆは本発明の実施例１によるＥＦＲＯ
Ｍの製造方法を示す。
Ｍの製造方法を示す。
この実施例Ｉにおいては、第１図Ａに示すように、まず
例えばｐ型Ｓｔ基板のような半導体基板１の表面にＳｉ
０ｇ膜のようなフィールド絶縁膜（図示せず）を選択的
に形成して素子間分離を行った後、このフィールド絶縁
膜で囲まれた活性領域の表面に例えば膜厚が１００人程
度の５ｉ０２膜のような絶縁１９１２を形成する。次に
、この絶縁膜２上に例えばＣＶＤにより多結晶Ｓｉ膜３
を形成した後、この多結晶Ｓｉ膜３に例えばリン（Ｐ）
のような不純物をドープして低抵抗化する。この後、こ
の多結晶Ｓｉ膜３の上にリソグラフィーにより所定形状
のレジスト４を形成する。
例えばｐ型Ｓｔ基板のような半導体基板１の表面にＳｉ
０ｇ膜のようなフィールド絶縁膜（図示せず）を選択的
に形成して素子間分離を行った後、このフィールド絶縁
膜で囲まれた活性領域の表面に例えば膜厚が１００人程
度の５ｉ０２膜のような絶縁１９１２を形成する。次に
、この絶縁膜２上に例えばＣＶＤにより多結晶Ｓｉ膜３
を形成した後、この多結晶Ｓｉ膜３に例えばリン（Ｐ）
のような不純物をドープして低抵抗化する。この後、こ
の多結晶Ｓｉ膜３の上にリソグラフィーにより所定形状
のレジスト４を形成する。
次に、このレジスト４をマスクとして多結晶Ｓｉ膜３を
例えば反応性イオンエツチング（ＲＩＥ）により基板表
面と垂直方向に異方性エツチングして、第１図Ｂに示す
ようにフローティングゲートＦＣを形成する。次に、レ
ジスト４を除去した後、フローティングゲートＦＧを構
成する多結晶Ｓｔ膜の上面及び側面にＳｉＯ□膜５を形
成する。
例えば反応性イオンエツチング（ＲＩＥ）により基板表
面と垂直方向に異方性エツチングして、第１図Ｂに示す
ようにフローティングゲートＦＣを形成する。次に、レ
ジスト４を除去した後、フローティングゲートＦＧを構
成する多結晶Ｓｔ膜の上面及び側面にＳｉＯ□膜５を形
成する。
次に第１図Ｃに示すように、例えばＣＶＤにより全面に
例えば膜厚が２００人程度のＳｉＮ膜６を形成した後、
このＳｉＮ膜６の全面にレジスト７を塗布する。この後
、全面に酸素（０）をイオン注入する。この場合、この
イオン注入の条件、レジスト７の厚さ等は、半導体基板
１に０が実質的に侵入せず、かつＳｉＮ膜６に十分な量
のＯが注入されるように選ばれる。具体例を挙げると、
０のイオン注入のエネルギーを４０ｋｅＶとした場合、
レジスト７の厚さを３０００人程度とすればよい。
例えば膜厚が２００人程度のＳｉＮ膜６を形成した後、
このＳｉＮ膜６の全面にレジスト７を塗布する。この後
、全面に酸素（０）をイオン注入する。この場合、この
イオン注入の条件、レジスト７の厚さ等は、半導体基板
１に０が実質的に侵入せず、かつＳｉＮ膜６に十分な量
のＯが注入されるように選ばれる。具体例を挙げると、
０のイオン注入のエネルギーを４０ｋｅＶとした場合、
レジスト７の厚さを３０００人程度とすればよい。
なお、ＳｉＮ膜６にｏを４０ｋｅＶ（７）エネルギーで
イオン注入した場合のＯの投影飛程Ｒ９及び投影標準偏
差ΔＲ２はそれぞれ５９３人及び２２０人である。
イオン注入した場合のＯの投影飛程Ｒ９及び投影標準偏
差ΔＲ２はそれぞれ５９３人及び２２０人である。
次に、レジスト７を除去した後、第１図りに示すように
、ＳｉＮ膜６をエツチングによりパターンニングしてフ
ローティングゲートＦＣの上面及び側面の部分にのみ残
す。
、ＳｉＮ膜６をエツチングによりパターンニングしてフ
ローティングゲートＦＣの上面及び側面の部分にのみ残
す。
次に、酸化性雰囲気中において熱酸化を行うことにより
、第１図已に示すように、ＳｉＮ膜６の表面にＳｉｎ、
膜８を形成する。これと同時に、図示省略した周辺回路
のトランジスタのゲート酸化膜も形成される。この場合
、ＳｉＮ膜６には０がイオン注入されているため、この
０の存在により酸化が促進され、酸化速度が大きくなる
。従って、周辺回路のトランジスタのゲート酸化膜が所
定膜厚になるように酸化時間を選んだ場合においても、
この５ｉ０２膜８を十分に厚く形成することができる。
、第１図已に示すように、ＳｉＮ膜６の表面にＳｉｎ、
膜８を形成する。これと同時に、図示省略した周辺回路
のトランジスタのゲート酸化膜も形成される。この場合
、ＳｉＮ膜６には０がイオン注入されているため、この
０の存在により酸化が促進され、酸化速度が大きくなる
。従って、周辺回路のトランジスタのゲート酸化膜が所
定膜厚になるように酸化時間を選んだ場合においても、
この５ｉ０２膜８を十分に厚く形成することができる。
Ｓｉｎｇ膜５と、ＳｉＮ膜６と、この５ｉＯ１膜８とに
よりＯＮＯが構成される。
よりＯＮＯが構成される。
次に、全面に二層目の多結晶Ｓｉ膜を形成し、この多結
晶Ｓｉ膜に不純物をドープして低抵抗化した後、この多
結晶Ｓｉ膜をエツチングにより所定形状にパターンニン
グして、第１図Ｆに示すようにコントロールゲートＣＧ
を形成する。この後、従来と同様な製造プロセスに従っ
て工程を進めて目的とするＥＦＲＯＭを完成させる。
晶Ｓｉ膜に不純物をドープして低抵抗化した後、この多
結晶Ｓｉ膜をエツチングにより所定形状にパターンニン
グして、第１図Ｆに示すようにコントロールゲートＣＧ
を形成する。この後、従来と同様な製造プロセスに従っ
て工程を進めて目的とするＥＦＲＯＭを完成させる。
以上のように、この実施例Ｉによれば、ＳｉＮ膜６にＯ
をイオン注入した後にこのＳｉＮ膜６を熱酸化すること
により５ｉＯ１膜８を形成しているので、ＳｉＮ膜６の
酸化速度が大きくなり、このためＳｉＯ２膜８を十分に
厚く形成することができる。これによってＯＮＯの膜質
が向上するので、このＯＮＯのリーク電流を少なくする
ことができるとともに、絶縁破壊に至る寿命を長くする
ことができる。
をイオン注入した後にこのＳｉＮ膜６を熱酸化すること
により５ｉＯ１膜８を形成しているので、ＳｉＮ膜６の
酸化速度が大きくなり、このためＳｉＯ２膜８を十分に
厚く形成することができる。これによってＯＮＯの膜質
が向上するので、このＯＮＯのリーク電流を少なくする
ことができるとともに、絶縁破壊に至る寿命を長くする
ことができる。
また、ＳｉＯ□膜８を形成すると同時に、周辺回路のト
ランジスタのゲート酸化膜を形成しているので、熱酸化
の工程を１回生なくすることができ、従ってこの分だけ
製造工程の簡略化を図ることができる。
ランジスタのゲート酸化膜を形成しているので、熱酸化
の工程を１回生なくすることができ、従ってこの分だけ
製造工程の簡略化を図ることができる。
裏施皿ｌ
第２図Ａ〜第２図りは本発明の実施例■によるＥＦＲＯ
Ｍの製造方法を示す。
Ｍの製造方法を示す。
この実施例■においては、第２図Ａに示すように、まず
半導体基板１の全面に絶縁膜２、不純物をドープした多
結晶Ｓｉ膜３及び５ｉｎｚ膜５を順次形成する。
半導体基板１の全面に絶縁膜２、不純物をドープした多
結晶Ｓｉ膜３及び５ｉｎｚ膜５を順次形成する。
次に第２図Ｂに示すように、５ｉｎ２膜５の上にＳｉＮ
膜６を形成した後、このＳｉＮ膜６にＯをイオン注入す
る。
膜６を形成した後、このＳｉＮ膜６にＯをイオン注入す
る。
次に、ＳｉＮ膜６、Ｓｉｎ、膜５及び多結晶Ｓｉ膜３を
エツチングにより順次パターンニングして、第２図Ｃに
示すような形状にする。
エツチングにより順次パターンニングして、第２図Ｃに
示すような形状にする。
次に、このようにして形成された多結晶Ｓｉ膜から成る
フローティングゲートＦＧの側面を熱酸化することによ
り、第２図りに示すように、フローティングゲー）ＦＣ
の側面にもＳｉｎｇ膜５を形成する。なお、この熱酸化
により周辺回路のトランジスタのゲート酸化膜も同時に
形成される。次に、コントロールゲートＣＧを形成した
後、従来と同様な製造プロセスに従って工程を進めて目
的とするＥＦＲＯＭを完成させる。
フローティングゲートＦＧの側面を熱酸化することによ
り、第２図りに示すように、フローティングゲー）ＦＣ
の側面にもＳｉｎｇ膜５を形成する。なお、この熱酸化
により周辺回路のトランジスタのゲート酸化膜も同時に
形成される。次に、コントロールゲートＣＧを形成した
後、従来と同様な製造プロセスに従って工程を進めて目
的とするＥＦＲＯＭを完成させる。
この実施例Ｈによれば、実施例■と同様な利点があるほ
か、ＳｉＮ膜６のパターンニングとフローティングゲー
）ＦＧを形成するためのパターンニングとを一括して行
っているので、リソグラフィ−工程及びエツチング工程
がそれぞれ１回ずつ少な（なり、従ってその分だけ製造
工程をさらに簡略化することができるという利点もある
。
か、ＳｉＮ膜６のパターンニングとフローティングゲー
）ＦＧを形成するためのパターンニングとを一括して行
っているので、リソグラフィ−工程及びエツチング工程
がそれぞれ１回ずつ少な（なり、従ってその分だけ製造
工程をさらに簡略化することができるという利点もある
。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、ＳｉＮ膜６へのＯのイオン注入条件は必要に応
じて選択することが可能である。また、上述の実施例Ｉ
、■においては、ＳｉＮ膜６の表面に５ｉＯ１膜８を形
成すると同時に周辺回路のトランジスタのゲート酸化膜
を形成しているが、これらは必ずしも同時に形成する必
要はない。
じて選択することが可能である。また、上述の実施例Ｉ
、■においては、ＳｉＮ膜６の表面に５ｉＯ１膜８を形
成すると同時に周辺回路のトランジスタのゲート酸化膜
を形成しているが、これらは必ずしも同時に形成する必
要はない。
さらに、上述の実施例■、■においては、本発明をＥＦ
ＲＯＭの製造に適用した場合について説明したが、本発
明は、ＥＥＦＲＯＭは勿論、その他の各種の半導体集積
回路装置の製造に適用することが可能である。例えば、
本発明は、第３図に示すようなスタックドキャパシタセ
ル（ＳｔａｃｋｅｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ）を
有するダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の製造に適用することが可能である
。この場合、二層目の多結晶Ｓｔ膜９と三層目の多結晶
Ｓｔ膜１０との間の層間絶縁膜１１がＯＮＯである。な
お、第３図において、符号１２はフィールド絶縁膜、符
号１３はゲート絶縁膜、符号１４．１５はソース領域及
びドレイン領域を構成する例えばｎ゛型の拡散層、符号
１６は絶縁膜、符号ＷＬ、−ＷＬ、は例えば−層目の多
結晶Ｓｉ膜から成るワード線、符号ＢＬはビット線を示
す。
ＲＯＭの製造に適用した場合について説明したが、本発
明は、ＥＥＦＲＯＭは勿論、その他の各種の半導体集積
回路装置の製造に適用することが可能である。例えば、
本発明は、第３図に示すようなスタックドキャパシタセ
ル（ＳｔａｃｋｅｄＣａｐａｃｉｔｏｒ Ｃｅ１ｌ）を
有するダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の製造に適用することが可能である
。この場合、二層目の多結晶Ｓｔ膜９と三層目の多結晶
Ｓｔ膜１０との間の層間絶縁膜１１がＯＮＯである。な
お、第３図において、符号１２はフィールド絶縁膜、符
号１３はゲート絶縁膜、符号１４．１５はソース領域及
びドレイン領域を構成する例えばｎ゛型の拡散層、符号
１６は絶縁膜、符号ＷＬ、−ＷＬ、は例えば−層目の多
結晶Ｓｉ膜から成るワード線、符号ＢＬはビット線を示
す。
以上説明したように、本発明によれば、窒化シリコン膜
に酸素をイオン注入した後にこの窒化シリコン膜を熱酸
化することにより第２の酸化シリコン膜を形成している
ので、この酸素の存在によりこの窒化シリコン膜の酸化
速度が大きくなり、従って第２の酸化シリコン膜を厚く
形成することができる。
に酸素をイオン注入した後にこの窒化シリコン膜を熱酸
化することにより第２の酸化シリコン膜を形成している
ので、この酸素の存在によりこの窒化シリコン膜の酸化
速度が大きくなり、従って第２の酸化シリコン膜を厚く
形成することができる。
第１図Ａ〜第１図Ｆは本発明の実施例■によるＥＦＲＯ
Ｍの製造方法を工程順に示す断面図、第２図Ａ〜第２図
りは本発明の実施例■によるＥＦＲＯＭの製造方法を工
程順に示す断面図、第３図は本発明の詳細な説明するた
めの断面図である。 図面における主要な符号の説明 １：半導体基板、 ３：多結晶Ｓｉ膜、 ５．８：５ｉ
Ｏｚ膜、 ５：ＳｉＮ膜、 ＦＧ：フローティングゲー
ト、 ＣＧ：コントロールゲート。
Ｍの製造方法を工程順に示す断面図、第２図Ａ〜第２図
りは本発明の実施例■によるＥＦＲＯＭの製造方法を工
程順に示す断面図、第３図は本発明の詳細な説明するた
めの断面図である。 図面における主要な符号の説明 １：半導体基板、 ３：多結晶Ｓｉ膜、 ５．８：５ｉ
Ｏｚ膜、 ５：ＳｉＮ膜、 ＦＧ：フローティングゲー
ト、 ＣＧ：コントロールゲート。
Claims (1)
- 【特許請求の範囲】 第１の多結晶シリコン膜と、上記第１の多結晶シリコン
膜上に設けられた絶縁膜と、上記絶縁膜上に設けられた
第２の多結晶シリコン膜とを有し、上記絶縁膜が第１の
酸化シリコン膜と、上記第１の酸化シリコン膜上に設け
られた窒化シリコン膜と、上記窒化シリコン膜上に設け
られた第２の酸化シリコン膜とから成る半導体集積回路
装置の製造方法において、 上記窒化シリコン膜に酸素をイオン注入した後に上記窒
化シリコン膜を熱酸化することにより上記第２の酸化シ
リコン膜を形成するようにしたことを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191549A JP2733972B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191549A JP2733972B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0240963A true JPH0240963A (ja) | 1990-02-09 |
| JP2733972B2 JP2733972B2 (ja) | 1998-03-30 |
Family
ID=16276524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191549A Expired - Fee Related JP2733972B2 (ja) | 1988-07-29 | 1988-07-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733972B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-07-29 JP JP63191549A patent/JP2733972B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305668A (ja) * | 2006-05-09 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2733972B2 (ja) | 1998-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |