JPH0236673A - 信号処理方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル映像信号等の様に時系列に発生す
る高速データを処理する方式に関するものである。

〔従来の技術〕

昨今９種々の信号をディジタル化した上で、フィルタリ
ング他を行なう処理が行なわれ、より正確かつ経時変化
のない処理装置が実現されている。

その中において、データ・レートの高い信号の代表例は
、ビデオ信号である。その処理の一例として、Ｈ−ＤＴ
Ｌと以下略する水平方向の輪郭強調について述べる。通
常、２次元Ｎ像は、第１１図のように複数の走査線に沼
って走査される。（ここでは、説明の都合上、５本の走
査線で示している。）このような画像の映像信号は、第
１２図のように時系列信号として取出され、第１１図の
画像中央部の明るい三角形を含む走査線１１〜ｌ！４に
対応するそれぞれＩＨ（水平走査期間）の映像信号は。

中央部の明るい部分の信号レベルが他部分より高くなっ
ている。この様に映像信号は、それぞれＩＨ内における
映像信号は連続しているが、各ＩＨの映像信号の終了部
と９次のＩＨの映像信号の開始部とでは、信号に連続性
はない。

上述のＨ−ＤＴＬは、この様な映像信号の高域成分を強
調する処理であり、そのディジタル処理回路を第１３図
に示す。

１０２．１０３は信号データを一定時間遅延させるシフ
トレジスタ、１０４．１０８は信号データどうしをだし
合わせる加算器、１０５は信号デー　タレベルヲ１／２
にするビット・シフト器、１０６は信号データどうしの
減算をする減算器、１０７は。

入力−出力間のゲインを変化させるための乗算器であり
、構成はアナログ式の一般的なＨ−ＤＴＬ回路の各部を
ディジタル素子による構成に置換したものである。

ここで、取扱う映像信号が、現行のテレビジョン放送に
用いられているＮＴＳＣ方式等の場合。

サンプリング定理他から、アナログ映像信号を。

８ビツトでサンプリング周波数が１４．３ＭＨｚ。

７０　ｎＳ周期のディジタル信号に変換後、前述の処理
が行なわれる。この程度の信号処理速度においては、シ
フトレジスタ１０２，１０３．加算器１０４１０８等に
、高速のＴＴＬ素子を使用すれば、容易にディジタル化
が実現できる。しかし、今後の活作 用が期待されているＨＤＴＶと呼ばれる高精畑テレビジ
ョン装置の場合には、８ビツトでサンプリング周波数が
７４．２５ＭＨｚ、　１３　ｎＳ周期のディジタル信号
を取扱うこととなり、この信号処理速度にて動作可能な
素子は、現在のところ、ＥＣＬ（Ｅ＋ｎ１ｔｔｅｒ　Ｃ
ｏｕｐｌｅｄ　Ｌｏｇｉｃ　）素子だけとなってしまう
。このＥＣＬ素子は、上記ＴＴＬ素子と比較すると、高
価でかつ消費；力が犬であり、そのだめの発熱により、
ＴＴＬ素子やＣ−ＭＯＳのように高集積化（ＬＳＩ化）
ができず、装置自体の小型化も不可能である。

〔発明が解決しようとする課題〕

前述の従来技術では、高価かつ消費電力大のＥＣＬ素子
を使用せざるを得ないという欠点がある。

本発明は、これらの問題点を解決するため、信号データ
の連続性を保ったまま、多相化を行ない。

信号データの処理速度を低下させることにより。

ＥＣＬ素子を多用することなく、信号データを処理し、
その後前述と逆の単相化を行ない９元の相数と速度へ戻
す信号処理をすることを目的とする。

〔課題を解決するための手段〕

第１図は９本発明の全体構成分示すブロック図である。

図において、１はディジタル信号データの入力端子、２
は信号データの多相化を行なう多相化器、３は時間軸変
換器（以下、ＴＢＣと略す）。

４は信号データの処理部、５は上記ＴＢＣ３と逆の時間
軸変換処理を行なうＴＢＣ，６は上記多相化器２と逆の
単相化処理を行なう単相化器、・７は信号データの出力
端子、８は時間軸伸長多相化部。

９は時間軸圧縮単相化部である。

〔作用〕

本発明の動作について説明する。入力端子１に供給され
る信号データは、第２図の１−１に示すごとく、ｌ！＠
ｌ素単位のデータがｔｗ／ｎ（以下、ｎ＝４の場合で説
明）の時間間隔で時系列的に並んだものである。なお、
ここで言う画素とは、ディジタル化した信号データのサ
ンプリング周波数単位のデータをさすものとする。この
信号データは。

多相化器２において、第２図の２−１〜２−４に示すご
とく、ｎ（以下、ｎ＝４の場合で説明）画素を１ブロッ
クとして、これをｎ系統（以下、ｎ＝４の場合で説明）
に多相化し、さらにｎ倍（以下、ｎ＝４の場合で説明）
の時間軸伸長がなされ。

各画素データが、　　ｔｗの時間間隔の４系統の多相化
信号データ如なる。つまｐ、　、９２図の２−１〜２−
４に示す信号データは、１−１に示す信号データとデー
タ・レートを同一としており、この信号データの入力の
ビット数を８とすれば、３２ビツトの出力とみなせる。

次にＴＢＣ３の動作について、第３図を用いて説明する
が９図では、１木目の走査線に対応するＩＨ目の信号デ
ータ（画素データ）をＤＩ−１〜ＤＩ−ｍ、２Ｈ目をＤ
ｚ−ｒ＝　Ｄ　２−ｍ　、　　３　Ｈ目をＤ３−１〜Ｄ
３−！ｒｌ、４Ｈ目をＤ４−１−Ｄ４−ｍ、　５　Ｈ目
をＤ５−１〜Ｄ５−ｍ、６Ｈ目を・・・・・・・・・、
で表わしている。（ここで、水平方向の画素数をｍとす
る）。ＴＢＣ３は１時刻ｔ、）　−ｔ３”までの間に入
力されたｎｕ分（以下、ｎ＝４の場合で説明）毎の４系
統の多相化信号データ２−１〜２−４を１ブロックとし
て。

各系統に離散した各ＨＫ相当する信号データ（Ｉ［！１
素データ）の時間軸上および各系統間での並べ換えを同
時に並列的に行ない、各系統にわたって離散していた多
相化信号データ２−１１〜２−４を。

各系統内で各Ｈの信号データが連続化した第３図の３−
１〜３−４に示す様な４系統の信号データに変換して出
力する。以上の処理により９時間的に異なる時にＴＢＣ
３に入力されたＩＨ〜４Ｈ毎の離散した多相化信号デー
タＤＩ−１〜Ｄ４−ｍは。

同時に並列的に並べ換えられ、３−ＩＫ示す系統の信号
データとしてＩＨ目に相当する画素データＤ１−１〜Ｄ
Ｉ−ｍが、３−２に示す系統の信号データとして２Ｈ目
のＤｚ−ｒ”Ｉ）ｚ−ｍが、３−３の信号データとして
３Ｈ目のＤ３−１〜Ｄ３−ｍが、３−４の信号データと
して４Ｈ目の０４−］・〜Ｄ４−ｍが、それぞれ連続的
に時間軸伸長多相化部８から出力される。

ここで、信号データとしては、ＩＨ目の最後の画素デー
タＤ１−ｍと２Ｈ目の最初の画素データＤ２−１＋同じ
くＤｚ−ｍとＤ３−１　＋　Ｄ３−ｍとＤ４−１＋　”
””は、もともと不連続なため９時間軸伸長多相化部８
の入力信号データ１−１（第２図）を、この部分で分断
し処理しても、データの連続性が失なわれることはない
。

したがって、高速の信号データ１−１を、上述のように
、所定周期のデータ的に不連続な部分にて分断し、デー
タ配列を変えずに多相化１時間軸伸長すれば、Ｈ−ＤＴ
Ｌ等を施す処理部４−１〜４−４は、処理する信号、デ
ータの配列が変わらず離散していないため、前述通常の
第１３図に示す構成で実現できる。しかも、この時の信
号データのＩＩ！！！Ｉ素分の時間間隔は４倍のｔｗに
伸長されており、４系統の回路を必要とするが、低速の
信号データとなっているため、ＴＴＬ素子やＣ−ＭＯＳ
が使用でき、処理部４−１〜４−４のＬＳＩ化等が容易
に行なえ、低蹴力化、小型化も可能となる。

このようにして、処理された各系統の信号データは１時
間軸圧縮単相化部９のＴＢＣ５に入力され。

第３図と逆の順序で、データの並べ換え９時間軸変換等
を施された後、単相化器６にて、第２図と逆の変換がな
され１元のデータ速度と相数にもどる０ なお、後述の如く、高速度での入出力が可能なマ ＴＢＣであれば、多相化器２勾、単相化器７を用いず、
直接に時間軸の変換を行なっても、上述の動作は実現で
きる。

〔実施例〕

以下、この発明の一実施例を説明する。多相化・器２の
具体的な構成の一例を第４図に示す。１０はデータ入力
端子、１１．１２は制御用のクロック（以下ＣＫと略す
）入力端子で、ＣＫ入力端子１１は、Ｄタイプ・クリッ
プ・フロップ（以下ＦＦと略す）１３〜１６の各ＣＫ端
子に接続される。ＣＫ端子１２は、４ビツトのＦＦ１７
のＣＫ端子に接続される。データ入力端子１０はＦＦ１
３のＤ端子に。

ＦＦ１３のＱ端子はＦＦ１４のＤ端子とＦＦ１７のＤ４
端子に、ＦＦ１４のＱ端子はＦＦ１５のＤ端子とＦＦ１
７のＤ３端子に、ＦＦ１５のＱ端子はＦＦ１６のＤ端子
とＦＦ１７のＤ２端子へ、ＦＦ１６のＱ端子は。

ＦＦ１７のＤ１端子に接続される。

以下、第５図を用いて動作を説明する。入力端子１０か
らＦＦ　１３のＤ端子に供給される信号データ１−１は
、該データの内素単位の時間間隔ｔｗ／４と同じ発生タ
イミングのＣＫパパルＣＫＩの立上９時に、ＦＦ１３の
Ｑ端子に生じる。なお、　ＦＦ１３〜ＦＦ１６にてシフ
トレジスタを構成しているため。

各ＦＦのＱ端子には位相かＩＣＫ分、すなわち１１Ｉ！
！Ｉ素デ一タ分ずつ遅れだ信号データ１−１が生じる。

ここでＣＫパパルＣＫ２をＣＫパパルＣＫ１の１／４の
発生周期としておくことにより、このパルスの立上り時
に、ＦＦ１７のＤｔ−Ｄ４端子に供給される上記１画素
データ分ずつずれたＦＦ１３〜１６のＱ端子信号が、Ｆ
Ｆ１７のＱｌ−Ｑ４端子にそれぞれ生ずる。したがって
、ＦＦ１７の出力として、それぞれ４画素データ毎に離
散した形で、かつＣＫパパルＣＫ２の発生周期ｔｗに対
応した時間間隔の４系統の多相化信号データ２−１〜２
−４が得られる。

次に、ＴＥ０１の構成を、第６図に示すようにファース
トイン・ファーストアウト（以下ＦｉＦ。

と略す）メモリ２２−１〜２２−４．３２−１〜３２−
４゜４２−１〜４２−４．５２−１〜５２−４で構成す
る。

第１の系統の信号データ２−１が供給されるデータ入力
端子２０は、ＦｉＦｏメモリ２２−１．３２−１゜４２
−１．５２−１のＤｉｎ端子と接続される。第２の系統
の信号データ２−２が供給されるデータ入力端子３０は
ＦｉＦｏメモリ２２−２．３２−２．４２−２゜５２−
２のＤｉｎ端子と接続され、第３の系統の信号データ２
−３が供給されるデータ入力端子４０ば、ＦｉＦｏメモ
リ２２−３．３２−３．４２−３．５２−３のＤｉｎ端
子と接続され、第４の系統の信号データ２−４が供給さ
れるにデータ入力端子５０はＦｉＦ。

メモリ２２−４．３２−４．４２−４．５２−４のＤｉ
ｎ端子と接続される。各系統のＩＨ目（，５Ｈ目、９Ｈ
目。

・・・・・・）に相当する信号データの書込用のＣＫ大
入力以下、ＷＣＫＩと略す）端子２１は、　　ＦｉＦｏ
メモリ２２−１〜２２−４のＷＣＫ端子と接続され同様
に、２Ｈ目相当の信号データ書込用ＣＫ入力（以下、Ｗ
ＣＫ２と略す）端子３１は、ＦｉＦｏメモリ３２−１〜
３２−４のＷＣＫ端子へ、３Ｈ目相当の信号データの書
込用ＣＫ大入力以下、ＷＣＫ３　と略す）端子４１は、
ＦｉＦｏメモリ４２−１〜４２−４のＷＣＫ端子へ、４
Ｈ目相当の信号データの書込用ＣＫ大入力以下、ＷＣＫ
４と略す）端子５１は、ＦｉＦｏメモリ５２−１〜５２
−４のＷＣＫ端子へ接続される。この多相化信号データ
の読出し用のＣＫ大入力以下、ＲＣＫと略￥）端子６０
は。

ＦｉＦｏメモリ　２２−１〜２２−４．３２−１〜３２
−４゜４２−１〜４２−４．５２−１〜５２−４の各Ｒ
ＣＫ端子へ接続される。

第１の系統の出力制御用の信号入力（以下、　ＲＥＩと
略す）端子６１は　ｆ；’　ｉ　ＦＯメモリ２２−１．
３２−１．４２−１．５２−１　のＲＥ端子へ、＄第２
の系統の出力制御用信号入力（以下、ＲＥ２と略ｊ）６
２は、ＦｉＦｏメモリ２２−２．３２−２．４２−２．
５２−２のＲＥ端子へ、第３の系統の出力制御用信号入
力（以下、ＲＥ３と略す）端子６３は、ＦｉＦ。

メモリ２２−３．３２−３．４２−３．５２−３のＲＥ
端子へ、第４の系統の出力制御用信号入力（以下ＲＥ１
４と略す）端子６４は、ＦｉＦｏメモリ２２−４．３２
−４．　４２−４．５２−４のＲＥ端子へ各々接続され
る。ＦｉＦＯメモリ２２−１〜２２−４のＤｏｕｔ　端
子は、−括して出力端子２３を経由し、処理部４−１の
入力端子へ接続される。ＦｉＦｏメモリ３２−１〜３２
−４のＤｏｕｔ端子は、−括して出力端子３３を経由し
、処理部４−２の入力端子へ、またＦｉＦｏメ％す４２
−１〜４２−４のＤｏｕｔ端子は。

−括して出力端子４３を経由し、処理部４−３　の入力
端子へ、またＦｉＦｏメモリ５２−１〜５２−４のＤｏ
ｕｔ端子は、−括して出力端子５３を経由し。

処理部４−４の入力端子へ接続される。

ところで、ＦｉＦｏメモリとしては１種々のものが製品
化されているが、その動作は、データの書込み、読出し
が非同期かつ、異なる周波数で実行できるものである。

本発明にて用いるＦｉＦｏメモリは、ＲＥ両端子“Ｈ゛
かつＷＣＫ端子が”Ｌ”→”Ｈ″へ変化する際、Ｄｉｎ
端子に印加されていたデータが、メモリ内のアドレスＸ
へ書込まれ。

次にＷＣＫ端子が“Ｌ”→”Ｈ”へ変化すると、その際
のデータは、アドレスＸ＋１へ書込まれ、以下同様にし
て順次書込まれていく。また、読出し時は、ＲＣＫ端子
を”Ｌ”→“Ｈ“へ変化させる度。

読出しの対象とするメモリ内のアドレスを＋１づつ増加
させていく。そして、ＲＥ両端子“Ｈ”　であれば、そ
のアドレスに記憶されてい゛たデータをＤｏｕｔ端子に
出力する。なおＲＥ両端子“Ｌ”の場合、　Ｄｏｕｔ端
子はハイ・インピーダンス状態となる。

第７図にて、多相化信号データと各制御信号の〜２２−
４の各Ｄｉｎ端子にそれぞれ供給される３４＠素毎の離
散した信号データ２−１〜２−如内、ＩＨ目、５Ｈ目、
９Ｈ目、・・・・・・・・・に相当する信号データが、
入力される期間にのみ、ＦｉＦｏメ＋２）Ｈ目（ただし
、　Ｋ＝０．１．２．３．・・・・・・）に相当する信
号データ２−１〜２−３がＦｉＦｏメモに＋３）Ｉ（目
に相当する信号データ２−１〜２−４（４に＋４）Ｈ目
に相当する信号データ２−１〜２−４がＦｉＦｏ　メモ
リ５２−１〜５２−４に入力される期間にのみ、それぞ
れＦｉＦｏメモ１Ｊ３２−１〜３２−４．４２−１〜４
２−４．５２−１〜５２−４の各ＷＣＫ端子に各々供給
されていく。このためデータ入力端子２０へ、供給され
る４＠Ｊ素毎のＩＨ目に相当する信号データ２−１は９
時刻ｔｏ−ｔｄ　にＦｉＦｏメモリ２２−４へ書込まれ
ていく。まだ同時刻だ、端子３０の信号データ２−２は
ＦｉＦｏメモリ２２−２へ、端子４０の信号データ２−
３はＦｉＦｏメモリ２２−３へ、端子５０の信号データ
２−４はＦｉＦｏメモリ２２−４へ書込まれていく。

次て９時刻ｔ１〜ｔｌ’において、２Ｈ目に相当する信
号データ２−１〜２−４が、データ入力端子２０．３０
．４０．５０へそれぞれ供給されるが、この期間には、
ＦｉＦｏメモリ３２−１〜３２−４へのみ、データ書込
み用のＣＫ　３　ｉｎえられるので、この２Ｈ目に相当
する信号データ２−１〜２−４はＦｉＦｏメモリ３２−
１〜４へのみ書込まれる。以後、同様に、ＦｉＦｏメモ
リ４２−１〜４２−４へは３Ｈ目に相当する信号データ
２−１〜２−４が、また、ＦｉＦｏメモリ５２−１〜５
２−４へは４Ｈ目に相当する信号データ２−１〜２−４
が書込まれ、５Ｈ目以降は、上記動作を繰返すことにな
る。

次に１時刻ｔ４以降のデータ読出し動作について述べる
。

家！？ ＲＣＫ端子６０へは、書込用のＣＫ　　　　の周期＃の
周期４・ｔｗを４等分した信号データ２−１〜２−４の
１画素分のデータ期間ｔｗに相当する第１の期間ｔｗｌ
のみ”Ｈ″（信号データ２−１〜２は第３の期間ｔｗ３
のみ“Ｈ”となる信号−←４が。

刻ｔ４における第１の期間ｔｗｌには、ＦｉＦｏメモリ
２２−１．３２−１．４２−１．５２−１の各ＲＥ両端
子Ｈ”となるため、この時、該ＦｉＦｏメモリの読出し
対象アドレスにそれぞれ記憶されている１Ｈ目、２Ｈ目
、３Ｈ目、４Ｈ目の各１画素目に相当する画素データＤ
Ｉ−１１Ｄ２−ＩＴ　Ｄ３−１９　Ｄ４−１が対応する
ＦｉＦｏメモリのＤｏｕｔ端子から出力される。同様に
、第２の期間ｔｗ２には、ＦｉＦｏメモリ２２−２．３
２−２．４２−２．５２−２の各Ｄｏｕｔ端子から、そ
れぞれ２画素目相当の画素データＤＩ−２゜Ｄ２−２．
　Ｄ３−２　、　Ｄ、ｓ−ｚか、第３の期間ｔＷ３には
。

ＦｉＦｏメモリ　２２−３．３２−３．４２−３．５２
−３の各］）ｏｕｔ端子から、それぞれ３画素目に相当
する画素データＤ　＋−３，Ｄ２−３．　Ｄ３−３．Ｄ
４−３が、第４の期間ｔＷ４には、ＦｉＦｏメモリ２２
−４．３２−４．４２−４．５２−４の各Ｄｏｕｔ端子
からそれぞれ４］螺目相当の画素データＤ　Ｉ　−４，
Ｄ２−４．　ｌ）　３−４．　ｐ　４−４が出力される
。以後この繰返しにより、出力端子２３からは、ＩＨ目
、５Ｈ目、９Ｈ目、・・・・・・に相当する信号データ
３−１が９元の時系列である４Ｄ＋−ｔ。

Ｄ　Ｉ−２，ＤＩ４．−−−−−拳Ｄ＋−ｍ、　Ｄ５−
］、　Ｄ５−２．−・−・　の順に出力される。同様に
、出力端子３３からは。

２Ｈ目、６Ｈ目、１０Ｈ目、・・・・・・に相当する信
号データ３−２が、出力端子４３からは、３Ｈ目。

７Ｈ目・・・・・・に相当する信号データ３−３が、出
力端子５３からは、４Ｈ目、８Ｈ目、・・・・・・に相
当する信号データ３−４が、それぞれ元の時系列順に得
られる。以上の作用により、出力端子２３．３３゜４３
．５３からは、それぞれ（４に＋１）Ｈ目、（４に＋２
）Ｈ目、（４に＋３）Ｈ目、（４に＋４）Ｈ目に相当す
る信号データ３−１〜３−４が９元の時系列順で、１画
素分のデータ期間がｔｗとなって出力される。

次に、処理部４−１〜４−４により処理された信号を上
記ＴＢＣ３と逆の処理を施こすＴＢＣ５の構成および動
作について述べる。第８図にその構成を、第９図にタイ
ムチャートを示す。時系列的に連続している処理部４−
１の出力信号データ３′−１は、入力端子７０−１から
ＦｉＦｏメモリ７２−１〜７２−４の各Ｄｉｎｉｎ端子
給される。同様に、処理部４−２〜４−４の出力信号デ
ータ３−２〜３−４は、入力端子７０−２〜７０−４か
らそれぞれＦｉＦｏメモリ７３−１〜７３−４．７４−
１〜７４−４．７５−１〜７５−４の各１）ｉｎ端子へ
それぞれ供給される。各系統の１画素目（，５画素目、
９画素目、・・・・・・）に相当する信号データの書込
用のＣＫ大入力以下、ＷＣＫ’ｌと略す）端子７１−１
は。

ＦｉＦｏメモリ７２−１．７３−１．７４−１．７５−
１の各ＷＣＫ端子へ接続される。同様に、２画素目。

・・・・・・に相当する信号データ書込用のＣＫ大入力
以下、ＷＣＫ’２と略す）端子７１−２は、ＦｉＦｏ　
　メモリ　７２−２．７３−２．７４−２．７５−２の
各ＷＣＫ端子へ、３画素目、・・・・・・相当の信号デ
ータ書込用のＣＫ大入力以下、ＷＣＫ３と略す）端子７
１−３は、ＦｉＦｏメモリ７２−３．７３−３．７４−
３．７５−３の各ＷＣＫ端子へ、４画素目、・・・・・
・相当の信号データ書込用のＣＫ大入力以下、ＷＣＫ４
と略す）端子７１−４は、ＦｉＦｏメモリ７２−４．７
３−４゜７４−４．７５−４の各ＷＣＫ端子へ接続され
る。

各系統のＩＨ目、５Ｈ目、９Ｈ目、・・・・・・に相当
する信号データの出力制御用の信号入力（以下。

ＲＥ’１と略す）端子７２−５は、ＦｉＦｏメモリ７２
−１〜７２−４のＲＥ端子へ接続される。同様に。

２Ｈ目・・・・・・相当の信号データの出力制御用信号
入力（以下、　　ＲＥ’にト略ｆ　）　端子７ｍ−５１
ｔｉ、　　Ｆ　ｉＦ　。

メモリ７３−１〜７３−４のＲＥ端子へ、３Ｈ目、・・
・・・・相当の信号データの出力制御用信号入力（以下
。

ＲＥ’３と略″ｆ）端子７４−５はＦｉＦｏメモリ７４
−１〜７４−４のＲＥ端子へ、４８目、・・・・・・相
当の信号データの出力制御用信号入力（以下、ＲＥ’４
と略す）端子７５−５ばＦｉＦｏメモリ７５−１〜７５
−４のＲＥ端子へ接続される。各系統のＩＨ肌５Ｈ目、
９Ｈ目、・・・・・・に相当する信号データの読出し用
のＣＫ大入力以下、ＲＣＫ’ｌと略す）端子７２−６は
ＦｉＦｏメモリ７２−１〜７２−４のＲＣＫ端子へ接続
される。同様に、２Ｈ目、・・・・・・相当の信号デー
タ読出用のＣＫ大入力以下、ＲＣＫ’２と略す）端子７
３−６はＦｉＦｏメモリ７３−１〜７３−４のＲＣＫ端
子へ、３Ｈ目、・・・・・・相当の信号データ読出用の
ＣＫ大入力以下、ＲＣＫ’３と略す）端子７４−６は、
ＦｉＦｏメモリ７４−１〜７４−４のＲＣＫ端子へ、４
Ｈ目、・・・・・・相当の信号データ読出用のＣＫ大入
力以下、ＲＣＫ’４と略す）端子７５−６は、ＦｉＦｏ
メモリ７５−１〜７５−４のＲＣＫ端子へ各々接続され
る。ＦｉＦｏメモ１Ｊ７２−１．７３−１．　７４−１
．７５−１　（７）Ｄｏｕｔ端子は一括して出力端子７
６へ、ＦｉＦｏメモリ７２−２．７３−２．７４−２．
７５−２のＤｏｕｔ端子は一括して出力端子７７へ、Ｆ
ｉＦｏメモリ７２−３．７３−３．７４−３゜７５−３
のＤｏｕｔ端子は、−括して出力端子７８へ。

ＦｉＦｏメモリ７２−４．７３−４．７４−４．７５−
４のＤｏｕｔ端子は一括して出力端子７９へ接続される
。

ここで、ＷＣＫ’ｌ端子７１−１には、ＦｉＦｏメモリ
７２−１．７３−１．７４−１．７５−１に処理部４−
１〜４−４で処理された信号データ３−１〜３−４の１
画素目、５画素目、９画素目、・・・・・・に相当する
画素データが供給されるへ第１の期間ｔｗｌのみ”Ｌ”
→“Ｈ″へ変化する書込み用ＣＫであるＷＣＫＩが入力
する。同様に、ＷＣＫ’２端子７１−２には。

２画素目、６画素目、・・・・・・相当の画素データが
供給される第２の期間ｔｗ２のみ　＋＋Ｉ、”→“Ｈ”
へ変化するＷＣＫ’２が、ＷＣＫ’３端子７１−３には
。

３画素目、７画素目、・・・・・・相当の画素データが
供給される第３の期間ｔＷ３のみ、　−Ｌ”→“Ｈ″へ
変化するＷＣＫ３が、ＷＣＫ’４端子７１−４には。

４画素目、８画素目、・・・・・・相当の画素データ　
が供給される第４の期間ｔｗ４のみ、°Ｌ”→“Ｈ”へ
変化するＷＣＫ’４が各々入力される。これらＷＣＫ’
１〜ＷＣＫ’４は９周期が４・ｔｗで、“Ｈ”になる期
間が１画素データ相当分ずつずれて発生する４系統のパ
ルスであり、この様子を第９図へ示す。この結果、Ｆｉ
Ｆｏメモリ７２−１へは１時刻ｔｌＯ−ｔ１４の期間に
、入力端子７０−１より、処理部４−１の出力信号デー
タ３°−１である４に＋ＩＨ目（Ｋ＝０、１．２．・・
・・・・）に相当する信号データの内の、１画素目、５
画素目、９画素目、・・・・・・相当へのデータが、　
　ＤＩ−１，ＤＩ−ｓ、　ＤＩ−９・・・・・・という
具合に４画素毎に書込まれる。同様にして、ＦｉＦｏメ
モリ７２−２へは、　Ｄ’ｌ−２，Ｄ’ｌ−６，Ｄ’１
−１０．・・・・・・の画素データが、ＦｉＦｏメモリ
７２−３へは、　ＤＩ−３，ＤＩ−７゜の画素データが
、ＦｉＦｏメモリ７２−４へは、ＤＩ−４゜ＤＩ−ｓ、
・・・・・・の画素データが、書込まれる。また同時に
、同様動作にて、ＦｉＦｏ７３−１〜７３−４　。

７４−１〜７４−４．７５−１〜７５−４に、４に＋２
Ｈ目、４に＋３Ｈ目、４に＋４Ｈ目に相当する信号デー
タが、それぞれ４画素毎に離散して、Ｄ”２−１゜Ｄ’
２−５．曲・・〜Ｄ”２−４　、　Ｄ’２−８　、・・
曲、　Ｉ）’３−１．　ｍ３−ｓ、・・・〜Ｄ″３−４
　、　Ｄ’３−８．・・曲、　Ｄ’４−１　、　Ｉ）’
４−５．・・曲〜Ｄ’４−４゜Ｄ“・１−８．・・・・
・・という具合に書込まれていく。次に読出し時は１時
刻ｔｘ４〜ｔ１５の期間に“Ｈ”となる出力制御用の信
号ＲＥ　１と、同期間のみ周期ｔｗのデータ読出し用の
ＣＫであるＲＣＫ’ｌを各々端子７２−５と、端子７２
−６へ供給し、上記の如くして書込まれた。４に＋ＩＨ
目に相当する信号データの内の、　Ｄ’ｌ−１、Ｄ】−
ｓ　、　Ｄ’ｌ−９，・・曲相当の画素データをＦｉＦ
ｏメモリ７２−１から読出す。

同様にして、同時にＤ’ｌ−２，Ｄ’ｌ−６，Ｄ”１−
１０．−−−−−−相当のデータをＦｉＦｏメモリ７２
−２　カラ、　Ｄ’１−３Ｄ’ｌ−７，ＤＩ−Ｉ＋、　
−−−−・−相当のデータをＦｉＦｏメモリ７２−３か
ら、　Ｄ；−４、ＤＬｓ　、　Ｄ’１−１２．叩・・相
当のデータをＦｉＦｏメモ１，１７２−４からそれぞれ
読み出し、出力端子７６〜７９に、ＴＢＣ３の入力デー
タ２−１〜２−４と同形式の４画素毎にデータが離散し
た４に＋ＩＩ（目に相当する４系統の出力信号データを
得る。以下、同様の動作にて時刻ｔ１５〜ｔ１６の期間
には、ＦｉＦｏメモリ７３−１〜７３−４を読出し動作
させ、出力端子７６〜７９に、　　４に＋２）Ｉ目に相
当する４画素毎に離散した４系統の信号データを得る。

以後９時刻ｔ１６〜ｔ１７の期間にはＦｉＦｏメモリ　
７４−１〜７４−４から４に＋３Ｈ目に相当する信号デ
ータを１時刻ｔ＋７〜ｔ１８の期間にはＦｉＦｏメモリ
７５−１〜７５−４から４に＋４Ｈ目に相当する信号デ
ータを順次得る。

この結果、端子７６には、４に＋ＩＨ目に相当する信号
データ２′−１が、端子７７には４に＋２Ｈ目相当の信
号データ２−２が、端子７８には４に＋３Ｈ目相当の信
号データ２′−３が、端子７９には４に＋４Ｈ目相当の
信号データ２−４が得られ、ＴＢＣ３と逆の動作を行な
うＴＢＣ５が実現できる。

次に、ＴＢＣ５の出力を単相化する回路を第１４図へ示
す。

スイッチ８３−１〜８３−３は、端子８１に供給される
ＣＫ’２が”Ｈ・であれば、信号データ２−１〜２−３
が供給される端子７６〜７８のＥ接点側に切換わり、Ｆ
Ｆ８２−１〜８２−３のＤ端子へ接続される。また、Ｃ
Ｋ２がＬ”であれば、Ｓ接点側に切換わり、それぞれ前
段ＯＦＦのＱ端子出力が次段ＯＦＦのＤ端子へ接続され
、シフトレジスタを構成する。ここで、ＣＫ’２は周期
ｔｗで、かつｔｗ／４の期間のみ“Ｈ“となる繰返しパ
ルス、端子８０に供給されるＣＫ’ｌは周期ｔｗ／４繰
返しパルスである。この回路の動作を第１０図に示すタ
イムチャートで説明すると、ＣＫ’２が′Ｈ″の期間。

ＦＦ　８２−１．８２−２．８２−３．ＦＦ８２−４の
各り端子へは、端子７６．７７．７８．７９から信号デ
ータ２−１．２−２．２−３．２−４が供給されており
。

ＣＫ’ｌの立上りにより、　この時対応する画素データ
（例えば、　Ｄｉ、　Ｄ２．　Ｄ３．　Ｄ４　）が、そ
れぞれのＱ端子にセットされ、以後、ＣＫＩの立上りに
応じて１次段ＯＦＦに送られ、この動作を繰返すことに
よシ、最終的にＦＦ８２−１のＱ端子から単相化された
信号データ１゛−１が、　Ｄｏ、Ｄｒ、Ｄｚ。

Ｄ３．・・・・・・のように連続する時系列で、かつ周
期ｔｗ／４で得られる。この結果、多相化して低速化し
ていたデータが、単相化され元の速度に、戻る。

ここで、前述した時間軸伸長多相化部８９時間軸圧縮単
相化部９では９周期ｔｗ／４にて、書込み動作の不可な
るＦｉＦｏメモリを使用した場合であったが９周期ｔｗ
／４にて書込み動作可で、　かつ時系列的に連続する例
えばＩＨを１ブロックとする信号データの倍以上の信号
データを取扱えるメモリ容量を持つ、ＦｉＦｏメモリを
用いれば、多相化器２．単相化器６を用いなくても目的
を達成できる。この時の９時間軸伸長多相化部の構成を
第１５図に示す。第２図に示す１時系列信号データ１−
１が供給される。端子１は、ＦｉＦｏメモリ１２２゜１
３２．１４２．Ｉ５２のＤｉｎ端子へ各々接続される。

書込み用ＣＫであるＷＣＫＩ〜ＷＣＫ　　４ば、端子１
２１〜１５１から、各ＦｉＦｏメモリのＷＣＫ端子へ各
々接続される。読出し用ＣＫであるＲＣＫ　１が供給さ
れる端子１６０は、各ＦｉＦｏメモリのＲＣＫ端子へ接
続される。ここで、各ＦｉＦｏ　　メモリとも、ＷＣＫ
Ｉ〜ＷＣＫ４に同期して書込動作が。

またＲＣＫ　　１に同期して読出し動作が行なわれるも
のとでる。

第１６図にこの構成のタイム・チャートを示す。

この場合、端子１に印加されるｔｗ／４の時間間隔で時
系列的に並んだ信号は１時刻ｔｏ〜ｔ＋の期間（４に＋
ＬＨに相当）に発生するｔｗ／４の周期ＷＣＫ　　ＩＫ
、］：って、ＦｉＦｏ　メモ’Ｊ　１２２に対応ｆる４
に＋ＬＨ目に相当する信号データが、　ＷＣＫ″２によ
ってＦｉＦｏメモリ１３２に４に＋２Ｈ目相当の信号デ
ータが、ＷＣＫ３によってＦｉＦｏメモリ１４２に４に
＋３Ｈ目相当の信号データが、ＷＣＫ”４によってＦｉ
Ｆｏメモリ１５２に４に＋４Ｈ目の信号データが、それ
ぞれ４ブロック毎に（４Ｈ毎に）書込まれる。

そして、この各ＦｉＦｏメモリに書込まれた信号データ
を９時刻ｔ４〜ｔ８の期間に９周期ｔｗのＲＣＫ　　１
にて、４系統向時に読出すことによって。

端子２３，３３，４３．５３から、　　ｔｗの時間間隔
で時系列的に並んだ４系統の信号データ３−１〜３−４
かそれぞれ得られる。時間軸圧縮単相化部の構成につい
ては、上記時間軸伸長多相化部と同様構成で、逆の書込
み、読出し動作を行うことにより達成できるため、説明
を省略する。

なお９本実施例で用いたＦｉＦｏメモリは、メモリ容量
としてＩＨに含まれるデータ数（画素数）をｍ、とじ、
多相化数をＮとすると、約（ｍ／Ｎ　）　Ｘ２ワ一ド以
上を必要とする。まだ第６図、第８図において各ＦｉＦ
ｏのＷＥ端子は全てＨレベルを供給するものとする。

まだ、ＴＢＣ内のメモリとして、ＦｉＦｏのメモリによ
る実施例を示したが１通常のｉ　１０　　タイプの入出
力端子を持つメモリでも実現できる。ただし、その場合
、ｉ１０切替えのだめのインターフェース用素子を多用
する必要がある。

なお、各端子へ供給するＣＫ等の発生回路は。

周知のティジタル回路で容易に実現できるため。

省略した。

また、多相化器２と単相化器６は、高速データを取扱う
必要からＥＣＬ他の高速素子の使用が必要である。

さらに９本例は多相化数を４としたが、この数に限定さ
れることなく、他の値でも同様の効果を得られる。

まだ、ＦｉＦｏメモリのリセット処理は、電源オン時に
書込み・読出し側に行っておく必要がある。

〔発明の効果〕

本発明によれば、高精細ＴＶ等の高速信号データを、効
率良く多相化することにより、低速の信号データに変換
できるため１通常のディジタル信号処理器をそのまま利
用でき、低速、高集積、低消費電力の素子にて信号処理
回路が実現できる。

【図面の簡単な説明】

第１図は本発明の全体構成を示すブロック図。 第２図は多相化器２の動作を説明するだめの入出力信号
の配列構成図、第３図は’［’ＢＣ３の動作を説明する
ための入出力信号の配列構成図、第４図は、多相化器２
の一実施例を示すブロック図、第５図は多相化器２の各
部の動作を示すタイム・チャート、第６図はＴＢＣ３の
一実施例を示すブロック図、第７図はＴＢＣ３の動作を
示すタイム・チャート、第８図ＴＢＣ５の一実施例を示
すブロック図、第９図はＴＢＣ５の動作を示すタイム゛
・チャート、第８図ＴＢＣ５の一実施例を示すブロック
図、第９図はＴＢＣ５の動作を示すタイム・チャート、
第１０図は単相化器６の各部動作を示すタイム・チャー
ト、第１１図は撮像画像を示す模式図、第１２図は、こ
の撮像画像の信号例、第１３図は、Ｈ−ＤＴＬ処理を行
なう回路のブロック図、第１４図は単相化器６の一実施
例を示すブロック図、第１５図は時間軸圧縮多相化部８
の他の実施例を示すブロック図、第１６図はそのタイム
・チャートである。 ２：時系列データの並列化を行なう多相化器。 ３ニラインの並列化を行なうＴＢＣ，５：　　ラインの
直列化を行なうＴＢＣ，６：画素の直列化を行なう単相
化器、１３〜１６　：　Ｄ−ＦＦ、２２−１〜２２−４
．３２−１〜３２−４．４２−１〜４２−４．５２−１
〜５２−４．７２−１〜７２−４．７３−１〜７３−４
゜７４−１〜７４−４．７５−１〜７５−４，１２２，
１３２゜１４２．１５２．：ＦｉＦｏメモリ、８２−１
〜８２−４：Ｄ−ＦＦ、８３−１〜８３−３　：外部制
御スイッチ。 ８：”時間軸伸長多相化部。 部。 二時間軸圧縮単相化 名１４０ 軍１１回 第１３邸 手 続 補 正 吉（方式） ！、事件の表示 ２、発明の名称 ３、Ｍ正をする者 事件との関係 住所　〒１０１ 名称　（５４２） ４４代 理 人 居 所 〒１００ 殿 昭和６３年特許願第１８５６２８号 信号処理方法およびその装置

Claims (1)

1. 【特許請求の範囲】 １、所定周期Ｈ毎の連続する時系列ディジタル信号デー
   タを、ｎＨ（ｎは１以上の整数）を単位としたブロック
   とし、該信号データを連続するＮブロック（Ｎは２以上
   の整数）毎に取込み、１ブロックずつのＮ系統の信号デ
   ータに分割し、該各ブロック内の信号データの配列を変
   えずに、その時間軸を約Ｎ倍とした後出力し、これらＮ
   系統の信号データを所望の信号処理後、該Ｎ系統の信号
   データを１ブロックずつ取込み、その時間軸を約１／Ｎ
   倍とした後、上記連続するＮブロック毎の信号データに
   統合する処理を、Ｎブロック順に順次行うことを特徴と
   する信号処理方法。 ２、所定周期Ｈ毎の連続する時系列ディジタル信号デー
   タを、ｎＨ（ｎは１以上の整数）を単位としたブロック
   とし、該信号データを連続するＮブロック（Ｎは２以上
   の整数）毎に、１ブロックずつのＮ系統の信号データと
   して取込み、該各ブロック内の信号データ配列を変えず
   に、その時間軸を約Ｎ倍とし出力する時間軸伸長多相化
   手段と、これらＮ系統の信号データを信号処理部で所望
   の信号処理をした後、これら信号処理されたＮ系統の信
   号データを取込み、またその時間軸を約１／Ｎ倍とし、
   上記連続するＮブロック毎の信号データに統合し出力す
   る時間軸圧縮単相化手段を有し、上記信号データをディ
   ジタル信号処理することを特徴とする信号処理装置。 ３、請求項２記載の信号処理装置において、ディジタル
   信号データをディジタル映像信号データとし、所定周期
   Ｈを１水平走査周期とし、時間軸伸長多相化手段を、上
   記連続するＮブロック毎の信号データを１ブロックずつ
   Ｎ系統の信号データに分割多相化して書込み、該書込み
   速度の約１／Ｎの読出し速度で動作し、該各系統の各ブ
   ロック内の信号データ配列を変えずに、その時間軸を約
   Ｎ倍としたＮ系統の信号データをそれぞれＮブロック毎
   に読出す、すくなくともＮ系統分のメモリ手段で構成し
   、時間軸圧縮単相化手段を、上記Ｎ系統のそれぞれＮブ
   ロック毎の信号データを書込み、該書込み速度の約Ｎ倍
   の読出し速度で動作し、該Ｎ系統の信号データを上記連
   続するＮブロック毎の信号データに統合して読出す、す
   くなくともＮ系統分のメモリ手段で構成したことを特徴
   とする信号処理装置。