JP2617905B2 - 入力データ値のシーケンスにフィルタをかける方法 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタルデータ変換フィルタに関しより詳細
にはテレビジョン・ビデオデータのための変換及びフィ
ルタ方法に関する。

フレーム記憶器に記憶されたテレビジョンビデオ画像
のようなデータのアレイを取扱う即ち変換する上で２つ
の処理が存在する。

１つの処理即ちプロセスは画像をソース画像サンプリ
ング点で表わすデータ値をソース画像のそれらの初期の
位置から目標画像の変換位置にアドレスする、即ち移動
するプロセスであり、他のプロセスはフィルタリングを
行なうプロセスである。フィルタリングはソース画像の
サンプリング点間に存在する変換された目標画像内のデ
ータ点を取扱うことが要求される。即ち目標画像は目標
画像サンプル化（すなわちサンプリングされた）データ
点のアレイとして構成されなければならず、そのそれぞ
れは目標画像データ点間になるような変換されたソース
画像データ点から与えられる。更に画像の寸法が変化さ
れねばならない場合に、ソース画像は、変換画像がナイ
キスト・サンプリング法則を満足するように目標画像の
所定のサンプリング周波数の半分以下である最大周波数
を持つように低域濾波されねばならない。これは特に画
像の圧縮の場合に特に云えることであり、これをしない
と偽信号（aliasing）のような問題を生じさせてしま
う。

フレーム記憶器はビデオ処理方式に往々使用されてお
り、サンプリングされたデータ点を表わすピクセルまた
はデジタル値のアレイとしてビデオ画像を記憶する。ビ
デオ画像がカメラのようなアナログ源から受領されると
したら、それは最初に周期的にサンプルされてデジタル
化され、次いでピクセルまたまデータ点値アレイとして
フレーム記憶器に書き込まれなければならない。記憶さ
れた画像が圧縮、伸長または並進によって変形されるべ
きであるならば、ほとんどの従来技術の方式は変形の前
にソース・フレーム記憶器のデータ点にわたって一定長
の横形（トランスバーサル）フィルタを通過させる。選
択されたフィルタパラメータを使用することによって、
該フィルタのカットオフ周波数は、画像圧縮の量が増大
するにつれ順次低下するカットオフ周波数を生じさせる
ように変化せしめられる。これは圧縮後の目標データ・
サンプリング周波数の半分以下に目標データの周波数を
効果的に維持する。往々、視聴者に対して寸法が徐々に
減少する画像を見ることができるようにするようにする
ことが所望される。しかしながら、継続したフレームの
圧縮比が徐々に増加する間に、新たな組のフィルタ・パ
ラメータは目標画像が順次小になるにつれ時間を追って
フィルタに対してスイッチング（切換え）されなければ
ならない。フィルタ・パラメータの各変化のために、監
視されている目標画像の周波数応答に突然な変化を生じ
させる。また、極めて低いカットオフ周波数が高度に圧
縮された画像に対して必要とされる。価格の問題のため
に、実際的なフィルタは10個以下のタップ即ちサンプリ
ング点に制限される。画像の寸法が減少するにつれ、こ
れは変換された目標画像のより少ないサンプリング点に
移行する。目標画像の寸法がフィルタによって与えられ
うる最小寸法以下になると、大きな偽信号（エーリエー
シング）の問題が生じ、画像の品質は急速に悪化する。

公知のフィルタの設計理論は、システムのサンプリン
グ周波数、即ちソース画像のサンプリング周波数の半分
のカットオフ周波数を有する仮定の連続基準フィルタを
設計することから始まる。次に、この基準フィルタは、
ソース・スペースに於て使用するための適切なフィルタ
を得るために予期される圧縮因子の逆数で時間スケール
される。換言すれば、基準フィルタのインパルス応答
は、圧縮が生じる時に元のインパルス応答が回復せしめ
られるように「引伸ば」される。デジタル・フィルタの
ためのフィルタ係数はこの仮想的な「引伸ばされた」連
続フィルタから、ソース画像サンプル点の格子と一致し
た点でそのインパルス応答をサンプリングすることによ
って与えられうる。

基準インパルス応答がソース・スペースに於て伸長す
ると、それは格子点を何度もスパンし、フィルタは多く
の係数を持たねばならなくなる。例えば、全寸法の画像
基準応答が８つのサンプル点を持続したら、10:1の圧縮
は80点のフィルタを必要とし、20:1の圧縮は160点のフ
ィルタを必要とする。これは経済的には実際的でない。
同様に、４つのサンプル点を維持した全寸方基準応答は
それぞれ10:1及び20:1の圧縮のため40点及び80点のフィ
ルタを必要とする。

この時間を扱う他の技術はプリデシメーション（pred
ecimation）と云われ、ビデオ画像の各ラインの多数の
半寸法コピーを継続して発生すること並びにそれを記憶
することを必要とする。必要な目標寸法への減少は、目
標寸法よりも大きな最小の被プリデシメーション・コピ
ー（プリデシメーションされたコピー）を選択し、最終
の目標寸法に到達するに必要な附加的な圧縮を与えるこ
とによって達成される。このプリデシメーション技術は
どの単一のフィルタ・パスに対する圧縮も決して2:1以
上大ではないために、経済上実際的でかつ高性能のフィ
ルタを使用する。しかしながら、実時間ビデオ速度で動
作するので、プリデシメーションは並列動作のために接
続される高価な高速回路を必要とする。更に、システム
が１つの被プリデシメーション・コピーから次の被プリ
デシメーション・コピーにスイッチングする際の圧縮比
の連続変化の間に目標画像の周波数応答に可視的な不連
続生が生じる。

ここでこの発明の基本となる技術思想を要約してお
く。

この発明はディジタルデータ変換及びフィルタ方式を
テレビジョンビデオデータに適用するための方法とく
に、目標とするターゲット画像を定義するデータ点のア
レイを表わす出力データ値のシーケンスを生成するため
に、ソース画像データ点のアレイを表わす入力データ値
のシーケンスにフィルタをかける方法に関する。

このビデオ変換及びフィルタ用方式では各ソース画像
データ点に対して、複数のターゲット（目標）画像アド
レスを生成して、それはソース画像データ点がターゲッ
ト（目標）画像にマップ（写像）される点と、ソース画
像データ点によって影響を受けるターゲット（目標）画
像の各データ点との間の変位を示すターゲット（目標）
画像アドレスであるようにする。現在のソース画像デー
タ点によって影響を受けている各ターゲット（目標）画
像データ点に対する別々な処理をシーケンシャルか並列
のいずれかで用意することにより、ターゲット（目標）
画像データ点のすべてに対する値を、ソース画像データ
点（複数）の単一回の通過（パス）で生成することがで
きる。ソース画像に代ってターゲット（目標）画像の領
域で効率的にフィルタ操作を行うようにすることによ
り、ターゲット（目標）画像領域内の一定数の点での単
一フィルタ関数を使用して結果のターゲット（目標）画
像の低域ろ波を得ることができ、しかもそれはビデオ画
像の寸法圧縮の程度とは無関係である点に特徴がある。

およそフレームメモリに記憶されているテレビジョン
ビデオ画像のようなデータのアレイを取扱う、すなわち
変換するには２つの処理が含まれており、その１つの処
理がアドレスすなわち移動の処理であり、ソース画像サ
ンプリング点で画像を表わすデータ値を、ソース画像内
のそれぞれの初期値から、ターゲット画像内の変換され
た位置へと移動させる（変換された位置へのアドレスを
定める）処理である。他の１つがフィルタ機能を施す処
理である。

本願の明細書は、米合衆国特許No.4,602,285の明細書
の日本語訳を基礎として、画像変換フィルタシステムす
なわち方法を開示しようとしたものであり、概ね以下の
ような発明を実施した例について記述しようとしてい
る。

すなわち、この発明の方法は、ソース画像空間ではな
くターゲット（目標）画像空間で動作し、固定長のトラ
ンスバーサルフィルタ（従来技術）に代えてシリアル
（直列）アキュムレータを応用したフィルタ技術を利用
している。

この種のフィルタの実効的な長さは、ソース画像点の
どのくらいの数を加算するかによって決定され、それは
また、システムの制御パラメータの関数であり、原理的
にはハードウエアを同時に拡張しなくとも任意に大きな
値とすることができる。この応用の場合、フィルタの長
さはターゲット（目標）空間に関して小さな数（一般に
は３ないし８のターゲット（目標）点）に固定される。
ソース画像の圧縮比が大きくなると、この範囲に入るソ
ース点の数が比例して大きくなる。アキュムレート用フ
ィルタは予め選んだある限界（一般には100点を超え
る）すべての点について比例して処理することができる
ものである。共通のハードウエアを共有することが可能
である。必要なフィルタの数は、実際には、各個々のフ
ィルタによって橋渡し（スパン）される目標点の数に等
しく、これは３及び８間の上述した小さな数である。目
標画像サンプル点が一度に一つ順々にフィルタに割当て
られるならば、フィルタは循環式に動作して最も古くに
割当てられたフィルタですべての目標画像サンプル点を
カバーし、１つの目標画像サンプリング点に対するフィ
ルタをかけたビデオデータの累積（アキュムレーショ
ン）を完了しかつ受領したソース画像データが次の目標
画像サンプリング点の範囲に丁度来ると再割当可能とな
るような状態となるようにできている。

各ソース・ビデオデータ点の値を出力する際に係数ア
ドレス発生器は目標画像のソース画像点の変換された位
置を表わすアドレスを発生する。このアドレスは、一般
的に、目標ビデオ画像内のサンピクセル・アドレス位置
を定義する。各フィルタ処理器は、アドレスから、変換
されたあるいはマップされたアドレスと割当てられた目
標画像サンプリング点との間の変にを表わす値を与える
ように（リアルタイムでないシステムに於てはシーケン
シャルに、高速リアルタイムシステムにおいては並列的
に）動作する。この変位の表示は、選択された変位の増
分に対して、予め定めたフィルタ・インパルス応答関数
に対応するフィルタ係数を記憶しているフィルタ係数用
ROMをアクセスするために使用される。アクセスされた
フィルタ係数は現在のソース画像データ点の値と掛算さ
れ、その結果のフィルタ積はアキュムレータで加算され
る。

目標データ点の値を発生するフィルタ係数の数及び値
は圧縮比と瞬時目標アドレス位置に依存するために、フ
ィルタのゲインは圧縮率とソースから目標への変換とと
もに変化すると予想される。従って、フィルタ出力は１
のゲインを維持するために連続して正規化されなければ
ならない。ルックアップテーブルに全ての寸法及び位置
に対する可能な正規化因子の全部を記憶することは不可
能であるために、正規化因子をある予め定めたエラー・
マージン内で容易に予見可能にするようにフィルタを設
計することが必要である。さらにまた、点毎の基準でそ
の因子を計算することがないようにするために、正規化
因子は寸法だけでなく位置の関数でもあることが要求さ
れる。この点ではその発明も既知のフィルタ原理の適切
な応用となる。

データはソース画像ビデオデータ速度で受けられかつ
処理されるために、変換フィルタ方式のフレーム速度は
一定である。圧縮比が増大するにつれて、各目標画像点
を生成するためにより多くのソース画像点が必要となる
が、目標画像点は少ないため、全体のフレームレートは
一定である。実時間動作が達成できるようにするには、
二重バッファ作用を目標画像の継続したフィールドに対
して行ない、１つのバッファに現在の目標フィールドを
書きながら、前のフィールドを他からビデオレートで読
出すようにする。

より詳細に述べれば、本発明による画像圧縮フィルタ
リング方法で使用する装置は、ソースビデオ画像を記憶
しラスタ走査順にソースビデオ画像を表わすソースデー
タ値を順次出力するフレームメモリ又は磁気ディスクメ
モロのようなビデオデータのソースと、与えられた数Ｎ
のフィルタ処理器と、各ソースデータ値に対してそれに
対応する係数アドレスを発生するように接続された係数
アドレス発生器と、フィルタ処理器の１つによって出力
される各目標データ値を受領しこれを記憶するように接
続された目標フレームメモリとを含んでいる。

各フィルタ処理器は異なった目標ビデオ画像データ点
に順次割当てられ、かつ予め選択されたフィルタ関数の
ためのフィルタ係数を出力するように接続された係数メ
モリを備えていて、処理段階が割当てられる目標ビデオ
画像データと、目標ビデオ画像に変換されあるいはマッ
プされたソースデータ点の位置との間の目標画像内の変
位を係数アドレスに応答しフィルタ係数を出力する。さ
らに、フィルタ処理器は各ソースデータ点の値と、対応
するフィルタ係数とを受領し、その積を出力として送出
するように接続された乗算器を含んでいる。アキュムレ
ータは、フィルタ処理器が割当てられている目標ビデオ
画像点を表わす目標点データ値を発生するために与えら
れた数Ｍのフィルタ点積を表わすＭの継続した乗算器出
力を加算するように接続されている。目標点データ値を
発生するために加算されたＭのフィルタ点積の数は圧縮
比の逆数にほぼ比例する。各処理器は累積された和を出
力し、Ｎの目標点が係数アドレス発生器によって橋渡し
され、したがって、Ｍのフィルタ点積が加算されたと
き、新な目標データ点のための積を加算し始めるように
接続されている。

この発明は特許請求の範囲にその構成を示すように次
の４点に特徴がある。すなわち、 a.この発明はターゲットイメージ（目標画像）フィルタ
リングという技術を採用している点であり、従来技術の
いずれにもこの技術の開示も示唆も見当たらない。

b.この発明にはイメージ（画像）の寸法縮小がどんな寸
法比でも望み通りに選択できる。従来技術にあるのは整
数のべきの寸法縮少して制御されている。

c.多数のフィルタ点に対応する与えられた数のフィルタ
係数関数にアクセスするために位相パラメータを開発し
ている。

d.入力データ値によって影響されるような、各ターゲッ
ト（目標）イメージデータ点に対する部分和パラメータ
の維持整備を行うようにしている。

本発明に従った画像変換フィルタ方法はソース画像ス
ペースでなくう目標画像スペースで動作し、一定長の横
形フィルタの代りに直列アキュムレータに基づいたフィ
ルタリング技術を用いる。

このようなフィルタの有効長はどのような多くの画像
点が加算されるかによって決定され、これはシステム制
御パラメータの関数であり、原理的にはハードウエアを
同時に拡大することなく任意に大きくすることができ
る。フィルタの長さは目標スペースに関連して少数、典
型的には３〜８の目標点に固定される。ソース画像の圧
縮比が増大すれば、この範囲内となるソース点の数は比
例して増大する。蓄積フィルタは、典型的には100点を
越えるある予め選択された制限までの全てのこのような
点を適切に処理することができる。

ソース画像データの単一のパスから完全な目標画像を
生成するために、複数の独立したフィルタを必要とす
る。必要に応じて、非実時間システムに於てハードウエ
アのコストを下げるために逐次的時分割多重化基準で、
ある共通のハードウエアを共有することが可能である。
必要なフィルタの数は、実際には、各個々のフィルタに
よってスパンされる目標点の数に等しく、これは３及び
８間の上述した小さな数である。目標画像サンプル点が
一度に一回順々にフィルタに割当てられるならば、フィ
ルタは循環ベースで動作して、一番古くに割当てられた
フィルタで全部の目標画像サンプルをカバーし、１つの
目標画像サンプル点に対するフィルタをかけたビデオデ
ータの累積を完了し、かつ再割当可能とし、受領したソ
ース画像データが次の目標画像サンプリング点の範囲に
来るようにする。

各ソース・ビデオデータ点の値を出力する際に、係数
アドレス発生器は目標画像のソース画像点の変形位置を
表わすアドレスを発生する。このアドレスは、一般的
に、目標ビデオ画像内のサブピクセル・アドレス位置を
規定する。各フィルタ処理器は、アドレスから、変形さ
れたあるいはマップされたアドレスと割当てられた目標
画像サンプリング点との間の偏差を表わす値を与えるよ
うに（非実時間システムに於ては逐次的に、高速実時間
システムに於ては並列的に）動作する。この偏差の指示
は選択された偏差増加に対して、予め定めたフィルタ・
インパルス応答関数に対応するフィルタ係数を記憶する
フィルタ係数ROMをアクセスするために使用される。ア
クセスされたフィルタ係数は現在のソース画像データ点
の値と掛算され、その結果のフィルタ積はアキュムレー
タに於て加算される。

目標データ点の値を発生するフィルタ係数の数及び値
は圧縮比と瞬時目標アドレス位置に依るために、フィル
タのゲインは圧縮因子とソース対目標変換と共に変化す
ると考えられうる。従って、フィルタ出力は１のゲイン
を維持するために連続して正規化されなければならな
い。ルックアップテーブルの全ての寸法及び位置に対す
る全ての可能な正規化因子を記憶することは不可能であ
るために、正規化因子がある予め定めたエラー・マージ
ン内で容易に予見可能にするようにフィルタを設計する
ことが必要である。更にまた、点対点基準でその因子を
循環脂させないようにするために、それは寸法だけでな
く位置の関数でなければならない。これは既知のフィル
タ原理の適切な応用を必要とする。

データはソース画像ビデオデータ速度で受けられかつ
処理されるために、変換フィルタ方式のフレーム速度は
一定である。圧縮比が増大するつれて、各目標画像点を
発生するためにより多くのソース画像点が必要となる
が、目標画像点は少ないため、全体のフレーム速度は一
定である。現在の目標フィールドがフィルタ速度で１つ
のバッファに書き込まれる（前のフィールドがビデオ速
度で他のバッファから読出されている間に）ように目標
画像の継続したフィールドを二重にバッファリングする
ことによって実時間動作が達成される。

より詳細には、本発明による画像圧縮フィルタリング
（濾波）方法は、ソースビデオ画像を記憶しラスタ走査
順にソースビデオ画像を表わすソースデータ値を逐次的
に出力するフレーム記憶器または磁気ディスク記憶器の
ようなビデオデータのソースと、与えられた数Ｎのフィ
ルタ処理器と、各ソースデータ値に対してそれに対応す
る係数アドレスを発生するように結合された係数アドレ
ス発生器と、フィルタ処理器の１つによって出力される
各目標データ値を受けこれを記憶するように結合された
目標フレーム記憶器とを含んだ装置で実施される。

各フィルタ処理器は異なった目標ビデオ画像データ点
に順次割当てられ、かつ処理段が割当てられる目標ビデ
オ画像データと目標ビデオ画像に変換されあるいはマッ
プされるソースデータ点の位置との間の目標画像内の偏
差を表わす係数アドレスに応じて予め選択されたフィル
タ関数のためのフィルタ係数を出力するように接続され
た係数記憶器を含んでいる。更に、フィルタ処理器は各
ソースデータ点の値と対応するフィルタ係数とを受けそ
の積を出力として与えるように接続されたマルチプライ
ヤを含んでいる。アキュムレータは、フィルタ処理器が
割当てられる目標ビデオ画像点を表わす目標点データ値
を発生するようにＭフィルタ点の積を表わす与えられた
数Ｍの継続したマルチプライヤ出力を加算するように接
続される。目標点データ値を発生するように加算された
Ｍフィルタ点の積の数は圧縮比の逆数にほぼ比例する。
各処理器は蓄積された和を出力し、Ｎ目標点が係数アド
レス発生器によって走査された時、故にＭフィルタ点の
積が加算された時に新たな目標データ点の積を加算し始
めるように接続される。

加算器のフィルタ積の正規化は、和を２の整数乗で割
るポストケーシング（postscaling）ビットシフト及び
それと組合さつて所望のスケール因子を生ずる各ソース
画像データ点の値とスケール因子とプリスケーリング
（prescaling）掛算で達成される。

第１図に於て、本発明に従った非実時間目標点決定フ
ィルタ方法を実施する構成のスチル記憶システム（装
置）10は、予め選択されたビデオデータを記憶しかつそ
のビデオデータを非インターレース水平ラスタ走査順序
で垂直フィルタ14に選択的に出力するピクセルデータ源
12を含んでいる。垂直フィルタ14はピクセルデータ源12
からピクセルデータを受け、そのデータに対し選択され
た３目標データ点フィルタ動作を行なう。水平フィルタ
16は垂直フィルタ14からあるいはピクセルデータ源12か
ら直接選択回路13を介してモード制御信号HDISKINENの
制御したで垂直方向に濾波した（フィルタリングした）
データを受ける。水平フィルタ16はデータを水平方向に
フィルタ処理する。出力FIFO17は先端回路15から濾波し
たデータを受ける。これは垂直フィルタ14又は水平フィ
ルタ16のいずれかからの出力データを選択するためにモ
ード制御信号^＊HTOOUTの制御したで動作する。濾波され
たデータは出力FIFO17からフレーム記憶器18に与えられ
る。これはビデオ表示システム24によるアクセス間のデ
ーサを受けて記憶する。従って、選択された動作モード
により、フレーム記憶器18に達するビデオデータは垂直
フィルタのみによってあるいは水平フィルタのみによっ
て更にはこれらフィルタ14,16の両者によって濾波され
うる。

本発明のフィルタ技術は広範囲の異なったフィールド
に使用可能であり、目標画像の圧縮がソース画像に関連
して生じる時にはその長所を有することになるが、開示
した実施例は電子的スチル記憶方式10のためのフィルタ
方式に関連して記述される。電子的スチル記憶システム
10はシステムバス（母線）20を含み、これはシステム10
の種々の要素の対して状態（ステータス）及び制御情報
を伝える。

システムバス（母線）20はCPU22によって制御され、
これは各フレーム開始時間の前にシステム10の要素に対
して発生したモード制御情報を伝達する。CPU22が発生
したモード制御情報によつて始動した後に、システム10
はビデオ情報のフレームを処理するように動作する。ビ
デオ表示システム24はフレーム記憶器18に記憶された濾
波ビデオデータをアクセスしかつこのオデータを可視デ
ータに変換するかこのデータをTV放送信号と結合するよ
うに動く。

水平フィルタ16は第１図には詳細には示されていない
が、以下に詳細に記載されかつ垂直フィルタ14と概念的
には同様なものである。しかしながら、水平フィルタ16
は、垂直フィルタ14のためのフィルタ方向がラスタ走査
方向と垂直であり、水平フィルタ16のためのフィルタ方
向がラスタ操作方向と平行であるということに基づいた
構成上の相違を有している。両フィルタ14,16は目標画
像スペースに於て予め定めた数（この実施例では３）の
フィルタ点を構成している。フレーム記憶器18は構成が
公知のものであり、ビデオ表示の少なくとも１フレーム
のためのピクセルデータのアレイを記憶する。

垂直フィルタ14のビデオ入力部分は速度（レート）整
合バッファ30を含み、これはピクセルデータ源12からの
データをそのデータ速度（これは方法対方法でかなり変
りうる）で入力しかつ垂直フィルタ14の動作速度と一致
した速度で選択されたデータをプリスケール・マルチプ
ライヤ32に出力するFIFOメモリ記憶器を含んでいる。

プリスケール・レジスタ34は通常0.5〜1.0の範囲にあ
るプリスケール値を母線20を介してCPU22から受け、プ
リスケール・マルチプライヤ32はピクセルデータ値を速
度整合バッファ30から受けこれらの値をプリスケール・
レジスタ34によって記憶されているプリスケール値と掛
算する。その積は係数マルチプライヤに出力される。

プリスケール・マルチプライヤ32はポストスケール・
シフタ40及びその関連ポポトスケール・レジスタ42と関
連して動作し、このレジスタ42はプリスケール・レジス
タ34と同様に母線20を介してCPUからポストスケール値
を受ける。ポストスケール・レジスタ42に記憶されてい
るポストスケール値は、ポストスケール・シフタ40が廉
価なシフタとして構成されうるように２の整数乗にされ
る。値をＮビット位置だけ左にシフトすることは2^Nを掛
けることに対応し、値をＮビット位置だけ右にシフトす
ることは2^-Nを掛けるつまり2^Nで割ることに対応する。
プリスケール値とポストスケール値との積は全スケール
値を表わし、これは圧縮因子あるいは別の用語ではソー
ス画像対目標画像圧縮比の逆数に等しい。ポストスケー
ル・シフタの能力を越えた極端な圧縮比では正しい全体
のスケール値を達成するために0.5以下を使用するプリ
スケール値となってしまう。

目標サンプル点の数は目標画像に於て一定数（本実施
例では３）にされているために、目標画像データ点を与
えるためにソース画像から蓄積されるサンプルデータの
点の数は圧縮比に比例して増大する。例えば、１対１の
圧縮比に対して、目標画像の各点に対してソースの画像
の点は１つであり、各目標画像の点はそれぞれがフィル
タ関数値と掛算された３つのソース画像ピクセル値の和
として与えられる。フィルタ関数値は、１対１圧縮比で
目標データ・ピクセル値が値に於てソースデータ・ピク
セル値と一致するように選択される。換言すれば、DCゲ
インは１である。簡単な例として、与えられた組のソー
ス・ビデオデータが目標画像ピクセル値を与えるように
サンプルされている少なくとも３つのピクセルに渡って
10の一定輝度値を有しており、それに対する対応フィル
タ係数が0.2,0.6及び0.2であると想定する。この時に、
濾波された目標ピクセル値は10×0.2＋10×0.6＋10×0.
2＝10となり、目標データ値に寄与する３つのソースサ
ンプル・ピクセルのそれぞれに等しい。しかしながら、
圧縮比が1:1から2:1になった場合には、より多くのソー
ス点が加算されることになる。例えば係数のシーケンス
を0.1,0.2,0.4,0.6,0.4,0.2,0.1とする。対応する目標
ピクセルデータ値は10ではなく20となる。対応する1/2
のスケール因子の値はソース画像データ値に対応する値
に対応する値に誘導目標データ値を正規化する。

スケーリング関数をプリスケール関数とポストスケー
ル関数とに分割することによって、ポストスケール関数
は廉価なポストスケール・シフタ40で与えることがで
き、ポストスケール・マルチプライヤ32はポストスケー
ル・シフタ40によって与えられる2^N掛算と要求される実
際のスケール値との間の差を補償する。同時に、プリス
ケール値を0.5と1.0の間の範囲にさせることができるた
め、多くともたかだか１つの有意２進デジットを入来ソ
ース・ピクセルデータ値から失うだけであり、垂直フィ
ルタ14内のラウンドオフ（roundoff）エラーは最小とさ
れる。

プリスケール・マルチプライヤ32が被プリスケール・
ソースデータ値を係数マルチプライヤ36に与える際に、
位相アキュムレータ44は対応するアドレスを係数記憶器
46に与える。位相アキュムレータ44は、実際上データが
生ぜしめられている目標画像点に対応するソース画像点
（サンプル点である必要はない）に関する現在のソース
画像サンプルデータ点の位置に対応するアドレスを発生
する。このアドレスにより、係数記憶器46は対応するフ
ィルタ係数意を係数マルチプライヤ36に出力する。典型
的なフィルタ係数カーブに対して、現在のサンプルデー
タ点がソース画像内の目標画像データ点に位置に近づけ
ば近づく程、係数記憶器46によって出力される係数値は
大きくなる。しかしながら、実際の値は係数記憶器46に
選択されて記憶される特定のフィルタ関数に依存する。
係数マルチプライヤ36は被プリスケール・ソース画像サ
ンプル化データ値と対応するフィルタ係数値の積を計算
し、その積をアダー（加算器）48に出力する。

アダー48は部分積記憶器50に関連して、目標画像ピク
セルデータ値についての多数積の和を蓄積するように働
く。各新たな積が係数マルチプライヤ36からアダー48に
現われると、この新たな積は部分積記憶器50によって記
憶されている前の積の和に加えられ、この新たな和は部
分積記憶器50に置かれる。この処理は、目標画像データ
の点の値に関連した部分積の全てが加算されてしまうま
で逐次的に続けられる。この時に、係数マルチプライヤ
36からの積の値の次の生起はスイッチ52として略示した
スイッチング機能を生じさせる。この状態で、次の目標
画像データ点の値に対する積は０の値と加算され、他方
先行した目標データ点の値に対する前に生成した完全な
積の和は部分積記憶器50からポストスケール・シフタ40
に出力される。

ポストスケール・シフタ40は目標画像データ点のピク
セル値の正規化を完成させ、この正規化した値を速度整
合バッファ54に伝える。速度（レート）整合バッファ54
は垂直フィルタ14の動作速度で目標ピクセルデータを受
け、このデータを次の素子（この場合水平フィルタ16）
に受け入れられうる伝送速度で出力する。第１図に示さ
れる概念的ブロック図では、水平フィルタ16はそれが垂
直方向の代りに水平方向でデータを濾波することを除き
垂直フィルタ14と同一である。即ち、与えられた目標画
像データ点に対するソース画像の全てのサンプルデータ
点は垂直方向に伸びる線ではなく水平方向に伸びる線に
存在する。水平フィルタ16による水平次元での濾波及び
圧縮の後に、目標画像データ点はフレーム記憶器18に伝
えられ、そこで目標画像データ点の値のアレイとして記
憶される。これらはビデオ表示方法24に選択的に出力さ
れうる。

当該目標決定フィルタ方法は目標画像の選択された数
の目標データ点に渡って伸びる弾性ウインドとして概念
づけられることができる。目標データ点の数は本実施例
に対しては３である。この時この弾性ウインドはソース
画像に対してマッピングされていると同じ目標データ点
をカバーするように引き伸ばされる。例えば2:1の圧縮
比に対して、３つの目標画像データ点は６つのソース画
像データ点にマッピングされかつ弾性ウインドはこのウ
インド内に６つのソースデータ点を含むように効果的に
引き伸ばされる。4:1の圧縮比に対しては、12のソース
データ点がこのウインド内に入り、弾性ウインドはソー
スビデオ画像内で12の点を囲むように伸びる。目標画像
でのサンプル化データ点の数は画像の圧縮比に関わらず
一定に留まるために、画像の質は圧縮比が増大しても減
少しない。

当該目標画像整列化フィルタの機能の構成が概念上に
直進的であるが、その構成は幾分複雑で、ビデオデータ
がピクセルデータ源12から受けられる順序により、垂直
フィルタ14に対してはデータが水並走査線の順に受けら
れ、他方フィルタの次元が垂直方向に伸びるということ
になる。これには部分積データの３つのラインの垂直フ
ィルタ14による記憶を必要とする。ここで、各ラインは
目標画像内の目標画像データの異なったラインに対応
し、かつ異なったフィルタ処理器に対応する。

本スチル記憶システム10はそれぞれの成分が８ビット
バイト又はデータによって表わされるような３色成分フ
ォーマットのビデオデータを処理する。これら３つの成
分はルミナンスＹ、赤−Ｙ（Ｒ）及び青−Ｙ（Ｂ）であ
る。ソース画像データは点値は順序Y₁、R₁、B₁、Y₂、
Y₃、R₃、B₃、Y₄……で受けられる。水平方向に於て、ク
ロマ解像度は高度解像度の半分にすぎない。Ｒ及びＢマ
クロ値は第１及びその後交互の（１つ置きの）輝度値
（Ｙ）に対してのみ与えられる。これは、フィルタ14,1
6が輝度ピクセル値を赤又は青クロマ部分積値に加える
ことを回避するために現在処理されているビデオデータ
のトラック形式を維持するための回路を含まなければな
らないことを意味する。垂直方向に於ては、輝度及びク
ロマ解像度は等しくされるため各ラインに対するデータ
パターンは同じになる。

第１図の垂直制御システム60の詳細回路は第２図に示
され、これは同期制御信号に応じ、適切な応答が適切な
時間に垂直フィルタ14によってなされるようにする内部
制御信号を発生する。垂直フィルタ14を動作するための
タイミング及び制御信号は垂直制御システム60によって
発生され、これは13.5MHzの矩形波マスタ・クロック信
号（システムクロックSYSCK）の制御下で動作する。垂
直FIFO特徴信号^＊VFIFOR（＊は反転即ち活性「低」信号
状態を表わす）はフリップフロップ62のＤ入力で受けら
れ、これは速度整合バッファ30がデータ源12からビデオ
データのピクセルを受けたことを示す。これにより垂直
フィルタ14は処理を行なう準備を行なう。４ビット・ア
ンチバンチングアップ（anti−bunching up）・カウン
タ64が10から15までを逐次的にかつ反覆して係数するよ
うに接続される。カウンタ64が15のカウントになった
ら、その終端カウント出力はNORゲート66に与えられ
る。これはフリップフロップ62のＱ出力に接続した第２
の入力を有する。ラッチされた信号^＊VFIFOR及びカウン
タ64からの^＊終端カウントの一致の時に、NORゲート66
は16ビット・シフトレジスタ接続データラッチ68のデー
タ入力に論理１信号（トークンとして以下言及する）を
通過させる。カウンタ64からの信号TCは信号システム・
クロックの７サイクル毎に一度活性「低」状態になるた
めに、NORゲート66は７クロック・サイクルにつき一度
ソース・ビデオデータの次のピクセルの処理を行なうよ
うに活性化される。これにより、継続したピクセル・デ
ータバイトは垂直フィルタ14に対するデータ路のパイプ
ライン処理器形の回路を通過せしめられる際に７クロッ
ク・サイクルよりも近づいて共に群がることは不可能に
なる。

シフトレジスタ68は信号SYSCKの制御下で段０で始ま
るその16のシフト段を介して逐次的に各トークン即ち論
理１ビットを通過させる。トークンが与えられたシフト
段に入ると、それは対応する出力信号RT15−RT0を活性
化せしめて論理１にし、このようにしてその状態でのト
ークンの存在を指示する。与えられたピクセルと関連す
るトークンがシフトレジスタ68を通ってシフトする際
に、16の処理段を通ることとなり、これらはピクセルが
垂直フィルタ14のデータ路を介してパイプライン接続さ
れるので、与えられたピクセルと関連しうる。レシフト
レジスタ68は16の隔離した状態を表わすため及び各トー
クンは７つの隔離した状態の最小値だけ離れなければな
らないため、シフトレジスタ68内で３つまでのトークン
が一度に活性化され、このようにして任意の与えられた
時間で垂直フィルタ14によりソースビデオ情報の３つの
異なったピクセルの同時的処理に対応する。

フィールド・プログラマブル・ゲートアレイ（FPGA）
70はシフトレジスタ状態信号RT15−RT0の活性化に応じ
てGA16−GA0で示された17のゲートアレイマスタ・タイ
ミング信号を発生する。ゲートアレイ70は大きなブロッ
クの組合わせ論理以外の何物でもなく、これらはその17
の出力信号をそれぞれをシフトレジスタ・タイミング信
号RT15−RT0によって示される予め定められた時間で活
性高状態にさせる。

トークンの生起に応じて与えられたタイミング状態が
シフトレジスタ68によって出力せしめられると、FPGA70
によって出力された対応する制御状態は１システム・ク
ロックパルス時間だけ遅れてデータラッチ72によってラ
ッチされる。基準のフレームとして、ラッチ72の出力に
応じるシステム・クロックパルス期間は時間セル０−16
と称せられ、これらはシフトレジスタ68の出力に生じる
対応するタイミング状態RT0−RT16に対し１クロックパ
ルス期間だけ遅延せしめられる。

ラッチ72によって出力される信号はは次のように要約
される。

Q0−VCS0−垂直成分選択０。この信号は時間セル６及
び７で活性低状態になり、最大有意アドレスビットによ
って活性化されると、ラインバッファ・フィルタ０を構
成する２つのメモリ成分の１つを選択する。

Q1−VCS3−垂直成分選択３。この信号は時間セル６及
び７で活性高状態であり、最大有意アドレスビットによ
って活性化されると、ラインバッファ・フィルタ０を構
成する２つのメモリ成分の第２番目のものを選択する。

Q2−^＊VROMEN0−^＊垂直ROM可能化０。

この信号は時間セル２及び３で活性低状態になり、フ
ィルダ処理器０のための係数ROM記憶器46を可能化し、
フィルタ係数値を出力させる。

Q3−^＊VRAMW0−^＊垂直RAM書込み０信号。この信号は
時間セル７で信号^＊VWと一致して活性低状態になり、フ
ィルタ処理器０に対する部分積の和の書込みを制御させ
る。

Q4−VM1DATCK−垂直マルチプライヤ１データクロック
信号。時間セル０間にビデオデータのバイトをプリスケ
ール・マルチプライヤ32にロードするためのクロック信
号である。

Q5−VM1PRODCK−垂直マルチプライヤ１積クロック信
号。時間セル２の間に計算されたプリスケール積をプリ
スケール・マルチプライヤ32の出力ラッチにロードする
ためのクロック信号である。

Q6−VM2DATCK−垂直マルチプライヤ２データクロック
信号。時間セル３の間にプリスケールされたデータ値を
係数マルチプライヤ36のＹ入力ラッチにロードする信号
である。

Q7−VM2COFCK−垂直マルチプライヤ２係数クロック信
号。時間セル3,5及び７の間にフィルタ係数値を係数マ
ルチプライヤ36のＸ入力ラッチにロードする信号であ
る。

Q8−VM2PRODCK−垂直マルチプライヤ２積クロック信
号。時間セル5,7及び９の間に計算された係数積の係数
マルチプライヤ36の出力ラッチにロードする信号であ
る。

Q9−VM2RECK−垂直マルチプライヤ２結果クロック信
号。時間セル3,8及びＡ（16進）間に係数積を保持ラッ
チにロードする信号である。

Q10−^＊VM−^＊垂直書込み信号。時間セル7,9及びＢの
間にアダー48からの係数積データの和を部分積記憶器50
のためのメモリ・データ母線に対して与える信号であ
る。

Q11−VDATFBTCK−垂直データ・フィードバック・クロ
ック信号。時間セル7,9及びＢの間に低状態になること
によって部分積記憶器50からの部分和係数データをメモ
リデータ・バッファラッチにロードする信号である。

Q12−^＊VRAMADEN−^＊垂直RAM（係数記憶器46）アドレ
ス可能化信号。時間セル５の間に活性低状態になり、ラ
インの終了の機能を制御するライン長カウンターの減進
とルミナンス、クロミナンス、入力データバイトのルミ
ナンス（LCCL）繰返しシーケンスの現在の状態を規定す
るモジュロ４カウンタの増進を可能にする信号である。

Q13−VDATFBCLREN−垂直データ・フィードバック・ク
リア可能化信号。垂直制御方法60のフィルタ処理器完成
部分を可能化する信号である。この信号は時間セル５及
び６の間に高レベルである。

Q14−VFINEN−垂直完成可能化信号。垂直制御方法60
のフィルタ処理器完成部分を可能化する信号である。こ
の信号は時間セル５の間に高レベルである。

Q15−VOCTRELCD−垂直出力制御クロック信号。ラッチ
をクロッキングしフィルタ動作の完了に関連する制御信
号の発生を制御する信号である。この信号は時間セル３
に対し高レベルである。

Q16−VPHFBVCK−垂直位相フィードバック・クロック
信号。垂直制御方法60内のフリップフロップをクロッキ
ングし係数記憶器16に対するアドレスレジスタが進んで
いるか又は再始動するかを制御する信号の発生を制御す
る信号である。この信号は時間セル１の間に活性高状態
になるが、ライン信号^＊EOLの終了によって活性化され
る時だけである。

第２図の下方部分はフレームの開始の時及び与えられ
たフィルタ処理に対し部分係数積の全ての蓄積の時に必
要とされる特別な処理を制御するために接続されたデジ
タル論理回路を含む。垂直データ部の一部として設けら
れた係数記憶器アドレス回路は各フィルタ処理器の相対
進行の軌路を保持し、フィルタ処理の完全な組が完了し
た時３つのフィルタ処理器のそれぞれに対しWHODONEVO
−２信号を発生する。これら３つのWHODONEV0−２信号
は３つの２入力ORゲート74,75,76のぞれぞれに対する１
つの入力として接続される。ORゲート74,75,76に対する
第２の入力は信号^＊VPHINCEN、垂直位相増進可能化信号
であり、これはフリップフロップ78のＱ出力で発生され
る。フリップフロップ78のＤ入力は０論理信号に接続さ
れ、一方プリセット入力はシステム・リセット信号に接
続されるので、フリップフロップ78は各データの新たな
フレームに対し処理の開始の前に発生されるリセット信
号に応じてプリセットされるようになる。フリップフロ
ップ78に対するクロック入力は信号VPHFBCK、垂直位相
フィードバック・クロック信号に接続され、これは時間
セル７で活性低状態になり、次いで第２のラインの第１
のピクセルの時間信号８の開始で高に戻り、フリップフ
ロップ78を０にリセットし、信号^＊VRHINCENを活性低状
態にする。フリップフロップ78のＱ出力は信号^＊VPHINC
ENの相補信号である信号、VPHSTEN、垂直位相開始可能
化信号を発生する。

６ビットラッチ80は第１の組の３つの入力信号として
３つのWHODONEV0−２信号を受け、かつ第２の組の３つ
の信号としてORゲート74,75,76の出力を受ける。ORゲー
ト出力信号は３つのORゲート入力信号を^＊VPHINCEN信号
でORゲート操作した信号を表わす。ラッチ80はラッチ72
のQ15出力によって発生される信号VOCTRLCK、垂直出力
制御クロックによってクロッキングされ、これは時間セ
ル３の開始で活性高状態になってラッチ80がそれへの６
つの入力をサンプルするようにする。このようにしてラ
ッチ80の出力Q0−Q12は与えられたフィルタ処理が完了
したかどうかを指示し、他方Q3−Q5出力はフィルタ処理
が完了したかあるいはデータの第１のラインが垂直フィ
ルタ14によって処理されているかどうかを指示する。こ
れら状態は部分積がクリアされなければならないことを
指示する。

同期回路82は３つの２入力NANDゲート84,85,86を介し
てラッチ80のQ0−Q2出力を受ける。

５ビット・シフトレジスタ接続ラッチ88はNANDゲート
86の出力に接続したそのD0入力を有している。ラッチ88
のD2入力はADNゲート90に接続され、これは出力Q1から
の出力を選択的に通すか又はNANDゲート86の出力をそれ
が活性低状態であったならば通過させる。NANDゲート92
は出力Q3を受け、これを反転しD4入力に与えるように接
続されている。、NANDゲート92はまたNANDゲート84の出
力をその出力が活性０であった時に選択的に受けかつ反
転する。ラッチ88のQ4出力は信号VPOSTCK、ポストスケ
ール・クロックを発生し、これはポストスケール・シフ
タ40の動作を制御する。このようにして同期回路82は３
つのフィルタに対する３つのWHODONE信号を受け、時間
セル６での信号VFINEN、垂直完成可能化信号に応じてそ
れぞれのフィルタ処理器0,1及び２に対応する1,3又は５
時間セルの遅延を有する出力、VPOSTCK信号とする。

同期回路96は信号^＊VPHINCENと共にOR処理される信号
WHODONEV0−２を受けるようにラッチ80のQ3−Q5出力に
接続されていることを除き上述した同期回路82とほぼ同
じである。Q4での出力は^＊VENTATFB、垂直可能化データ
・フィードバック信号と表記されている。

１対のラッチ98、100はフィルタ処理器０の動作を制
御するラッチ72からの４つの出力Q0−Q3を順次受け、マ
ルチプライヤの計算遅延に対応する２時間セルの期間だ
けこれら信号のそれぞれを遅延し、フィルタ処理器１に
対して４つの対応する信号VCS1,VCS4、^＊VROMEN1及び^＊
VRAMW1を出力する。同様に１対のラッチ102,104はラッ
チ100から４つの出力を順次受け、フィルタ処理器２に
対する動作を制御するための対応する信号VCS2、VCS5、
^＊VROMEN2及び^＊VRAMW2を出力する前に附加的な２時間
セルの遅延を与える。しかしながら、同期器96は時間セ
ル５及び６の間に活性化する信号VDATFBVLRENによって
ゲーティングされる。フィルタ処理器0,1及び２それぞ
れに対して、３及び５セルの遅延をもって同期器96によ
って発生される信号^＊VENDATFB、垂直可能化データ・フ
ィードバック信号は、従って時間セル６−Ｂ（16進）の
間にいずれかの状態にされる。この信号は現在の係数積
が前に蓄積された部分和に加えられるか０に加えられて
新たなデータ点を値に対する処理を開始するかを決定す
る。

フィルタ14に対する垂直フィルタ処理器データ路は第
3A及び3B図に示されている。ソース１からの入力ピクセ
ル・データの逐次的バイトはバッファ130を介してFIFO
スタック130に与えられる。このデータはピクセル・デ
ータをFIFO132にロードするソースデータ・クロック信
号SDATCKを伴なっている。FIFO132は２つの並列な部分
で構成され、その出力待機信号OR0、OR1はデータのバイ
トがFIFO132によって記憶されており、フィルタ処理に
対して待機している時に信号^＊VFIFOR、垂直FIFO待機信
号を発生するためNANDゲート134によってサンプリング
される。第４図に示されるように、この信号はビデオピ
クセル・データのバイトについてなされる動作のシーケ
ンスのための開始命令となる。排他的ORゲート136はFIF
O132の出力バイトの最大有意ビットFFO7を受け、これを
選択的に反転する。このビットは符号付きの２の補数の
負数表示で受けられるクロミナンス・バイトのための符
号ビットに対応する。信号VFLIPMSP、Ｖフリップ最大有
意ビットが２進カウンタ118（第２図）のQ1出力に発生
されてデータのクロミナンス・バイトが処理されている
ということが指示される。データはルミナンス、クロミ
ナンス、クロミナンス及びルミナンスの繰返しの４つの
状態のシーケンスを受け、ルミナンス・データはクロミ
ナンス・データの水平空間解像度の２倍を有する。カウ
ンタ118は処理されるピクセルデータの各バイトに対し
１の状態にプリセットされかつ時間セル２で増進せしめ
られる。従って、モジュロ４カウンタ118のQ1出力はク
ロミナンス・データの受信に一致して高状態となって符
号ビットの変換と、０から255までの逐次的データ値が
ビデオデータに対する単調に増加する組の値に対応する
変換表示に符号付けられた２の補数の負数表示からの変
換とを表示させる。これにより、クロミナンス・データ
は符号がない生の値として処理されることができ、かつ
符号付きの２の補数形に後に変換して戻されることがで
きるようになる。垂直フィルタ方法14の動作の間にCPU2
2は任意のビデオピクセル・データの受信の前にモード
選択パラメータをロードし、かつシステム・リセット信
号、^＊RSTを発生するように母線22を使用することによ
ってフィルタ14,16をリセットする。ピクセルデータの
バイトを受けると、FIFOスタック回路132はNADゲート13
4が時間セル−２で信号^＊VFIFORを発生することができ
るようにする出力待機信号を発生する。信号VFIFORは時
間セル−１で次SYSCK信号の生起時にラッチ62（第２
図）によってラッチされる。便宜上４ビットカウンタ64
は時間セル−１の開始時に、ラッチ60のローディングと
同時に15のその終端カウントとにたっするものと想定す
る。これら２つの信号の一致（実際は時間セル−２での
信号^＊VFIFORの生起と時間セル−１でのその終端カウン
ト信号との間にある時間遅延が存在する）によりNORゲ
ート66は時間セル０の開始で垂直マスタ・タイミング・
シフトレジスタ68にトークンをロードすることが可能と
なる。時間セル０の開始で、垂直マスタ・タイミング・
シフトレジスタ68にトークンをロードすることが可能と
なる。ビデオデータの最初のバイトに対応するこのトー
クンのローディングは時間セル０の生起を規定する。時
間セル０で、ビデオデータの第１のピクセルをプリスケ
ール・マルチプライヤ138のＹ入力ラッチにロードし、
この第１のピクセルをFIFOスタック回路132内のFIFOス
タックに与えるため信号VMITATCKが発生される。

プリスケール・マルチプライヤ138はそのＸ入力ラッ
チに於て、システムの始動開始にかつ第１のピクセルデ
ータバイトの受信前に解読されたアドレス信号、LDVM1P
RE、ロード垂直マルチプライヤ１プリスケール値に応じ
て線20からロードされた0.5及び1.0間のプリスケール正
規化値を記憶している。

TC0及びTO1で指示された２つのクロック期間、即ち時
間セル０及び１の間にマルチプライヤ138は第１の入力
ピクセルデータ値とプリスケール値の積を計算するの
で、この積は時間セル２の開始で信号VM1PRODCK垂直マ
ルチプライヤ１積クロックの受信時にプリスケール・マ
ルチプライヤ138の出力ラッチにロードせしめられう
る。

従って、このプリスケールされた値は時間セル２の間
にプリスケール・マルチプライヤ138の出力で利用可能
となり、時間セル３の開始で信号VM2DATCK、垂直マルチ
プライヤ２データ・クロックが発生され、このプリスケ
ールされたピクセルデータを係数マルチプライヤ140の
ための一組のＹ入力ラッチにロードさせる。また、時間
セル３の間に、信号VM2COFCK、垂直マルチプライヤ２係
数クロックが発生されて、フィルタ係数値を係数マルチ
プライヤ140のＸ入力ラッチにロードさせる。時間セル
３及び４の間に、係数マルチプライヤ140はプリスケー
ルされたピクセルデータ値とフィルタ処理器０に対する
フィルタ係数値との積を計算して部分係数積値を発生す
るように動作する。これは信号VM2PRODCK、垂直マルチ
プライヤ２積クロックに応じて時間セル５の開始で出力
ラッチにロードされる。セル時間５の間に、信号VM2PRO
TCKと同期して信号VM2COFCK、垂直マルチプライヤ２係
数クロックが再度発生され、フィルタ処理器数１に対応
する第２のフィルタ係数を係数マルチプライヤ142のＸ
入力ラッチにローディングする。時間セル６の開始で、
信号VM2RECK、垂直マルチプライヤ２結果クロックはフ
ィルタ０に対する部分係数積を保持ラッチ142に転送す
る。時間セル５及び６の間に、係数マルチプライヤ140
は第１のプリスケールされたピクセルデータ値とフィル
タ１に対する係数値の積を計算する。この積はフィルタ
処理器１の部分積１に対する信号VM2PRODCKに応じて時
間セル７の開始時にその出力にラッチされる。

第３のフィルタ処理器（処理器２）に対する第３の時
間でこの処理は繰返され、フィルタ処理器２に対するフ
ィルタ係数は前に計算されたフィルタ１の部分積が信号
VM2PROFCKに応じて係数マルチプライヤ140の出力ラッチ
によってラッチされる際に、信号VM2COFCK、垂直マルチ
プライヤ２係数クロックに応じて時間セル７で係数マル
チプライヤ140のＸ入力にロードされる。従って、垂直
フィルタ14のデータ路は３つの逐次的に位相決めされる
フィルタ（それぞれは目標スペースの異なったサンプル
データ点に対応する）のための入力デビデデータの単一
のバイトを逐次的に処理するように非実時間で逐次的パ
イプラインとして作動する。ラッチ142はフィルタ１及
び２に対する部分積データをロードするために信号VM2R
ECKの制御下で時間セル８及びＡで再にクロッキングさ
れる。これら３つの部分積値はラッチ142の出力からア
ダー144の入力に逐次的に伝えられる。部分積データの1
3の上位ビットCP15−３はアダー144のＡ入力に現われ
る。アダー144のＢ入力はメモリラッチ148の出力並びに
インバータ・バッファ150に接続したアダー母線146によ
って駆動される。信号^＊VENDATFB、垂直可能化データフ
ィードバック信号はメモリラッチ148又は反転バッファ1
50を交互に可能化する。通常動作時に、メモリラッチ14
8はそれぞれフィルタ０、１及び２に対する３つの順次
的にアドレスされるラインバッファ154,155及び156から
部分係数積の和のデータを受け、アダー144のＢ入力に
対して与えられるためのアクセスされた値をラッチす
る。しかしながら、フレーム開始時及び与えられた目標
画像データ点に対する処理の完了時に、信号VENDATFBを
高状態にバッファ150に論理０のデータを母線146に与え
るようにし、新たなフィルタ・データ点のための処理が
開始する際に第１のデータ値に対する係数積が０に加え
られかつ前の目標画像データ点に対する処理から対応す
るライン・バッファ154−156に残ったデータによって影
響されないようにする。

PCP15−０で示されたアダー144の16ビット出力は非反
転バッファ160に伝えられる。その出力はそれぞれフィ
ルタ処理器0,1及び２に対する時間セル7,9及びＢで信号
^＊VW垂直書込みに応じて可能化される。バッファ160の
活性化はメモリデータ母線162に部分積値の和を加え、
ラッチ148のＤ入力と３つのラインバッファ154−156の
データ入力／出力に与えられる。メモリデータ母線162
はまたポストスケール・シフタ42にも接続されている。
従って、与えられた目標画像フィルタ・データ点に対す
る処理の終了時にラインバッファ154−156の１つから呼
出されたデータはアダー144にフィードバックされずに
ポストスケール・シフタ40に書込まれることができる。
与えられた目標画像データ点に対する処理の完了時に、
信号VPOSTCK、垂直ポストスケーラ・クロックはそれぞ
れフィルタ0,1及び２に対する時間セル7,9及びＢで活性
高状態となって、データをポストスケール・シフタ40に
ロードする。プリフレームの開始時にCPUによって与え
られる４つの信号の組は^＊VPOSTEN3−０と指示され、0,
2,4又は８での割算を実効上与えるようにポストスケー
ル・シフタ40のシフト動作を制御する。ポストスケール
・シフタ40は便宜上４つのラッチとして構成されてお
り、それへの入力は係数積母線162と、４つのそれぞれ
のラッチに対する0,1,2又は３ビット位置のシフトした
オフセットとの和に接続されて所望のシフト効果を達成
せしめる。４つの信号^＊VPOSTEN3−０垂直ポストスケー
ラ可能化３−０信号の１つはこれら４つのラッチの選択
された１の出力が右へのシフトの所望数のビットを達成
するように出力母線164を駆動することができるように
する。

ポストシール・シフタ出力母線164は１対のバッファ1
66、168に接続し、これらはポストスケール・シフタ40
からの最大有意の８ビットをそれぞれ母線DIN7−０の水
平フィルタ入力又は母線DOUT7−０の水平フィルタ16の
出力FIFO17に接続する。最大有意即ち符号ビットはクロ
ミナンス・データに対し相補形されてそれを変換された
フォーマットから符号付きの２の補数の負数表示に戻さ
なければならない。信号VOFMSB、垂直出力フリカップ最
大有意ビットはクロミナンス・バイトが出力されている
時に発生される。信号VOFMSBは排他的ORゲート170に伝
えられる。これは、また、母線164の最大有意即ち符号
ビットを受けて選択的に反転する。

位相開始ラッチ対176はシステム母線20から初期時間
の間フィルタ係数メモリに対する開始位相を定めるデー
タを受ける。ラッチ176は２つの部分で構成され、最大
有意バイトはシステムアドレス母線デコード信号LDVPHS
TM、ロード垂直開始最大有意バイトに応じてローディン
グされ、最小有意バイトはシステムアドレス母線デコー
ド信号LDVPHBSTL、ロード垂直位相開始最小有意バイト
に応じてローディングされる。ラッチ176の出力は信号
^＊VPHSTEN、垂直位相開始可能化信号の制御下で位相ア
ダー入力母船178に与えられる。ラッチ176からの14の最
小有意ビットQ13−Q0のみが位相アダー入力母線178に伝
えられる。ラッチ176に記憶されている位相開始語はソ
ースビデオ画像内のフィルタ素子に対する開始アドレス
の14の最小有意ビットを規定し、２進点はビット13及び
12間で生じる。入力母線178の14のビットはAINC13−AIN
C0で表わされる。２つの最大有意ビットAINC13及びAINC
12は位相ROM180のA1及びA2アドレス入力に伝えられ、他
方ビットAINC11−０は位相アダー182のＡ入力に伝えら
れる。位相開始値はソース画像垂直開始点が１つのピク
セル範囲内で選択されることができるようにする。この
１つのピクセル範囲は第１のピクセルデータ値が垂直フ
ィルタ14に伝えられるソース画像位置を選択することに
よって決定される。位相増進ラッチ184は位相開始ラッ
チ176と逆関係にあり、フィルタ位相が各ピクセル値に
対して増進せしめられなければならない量を指示する初
期値を記憶する。ラッチ184へのデータ入力はシステム
母線10に接続され、その２つの１バイト部分はアドレス
・デコード信号LDVPHINCM、ロード垂直位相増進最大有
意バイト及びLDVPHINCL、ロード垂直位相増進最小有意
バイトによってクロッキングされる。ラッチ184の出力
は信号^＊VPHINCEN、垂直位相増進可能化信号に応じて可
能化される。ラッチ184によって記憶されている増進値
は圧縮比の逆数である。即ち、画像が処理されている際
に、2:1の比だけ圧縮されなければならない場合には、
ラッチ184は0.5の値で初期化される。ラッチ184の出力
はアダー入力母線178に与えられる。垂直フィルタに対
する位相比がピクセルデータの各ラインの終了でのみ変
化するために、位相回路はフレーム開始の前でのみ初期
化される必要があり、それ以上の初期化はビデオデータ
の新たなフレームが処理されねばならない時まで不要で
ある。

現在位相ラッチ188は初期プロセスの一部としてのフ
レーム開始の前にリセットされる。その出力はFB母線19
0、FB14−０に接続される。信号FB11−０は位相アダー1
82のＢ入力に接続され、他方信号FB14−12はそれぞれ位
相ROM180のA5、A4及びA3アドレス入力に接続される。位
相アダー182からのCOキャリー出力は位相ROM180のA0ア
ドレス入力に接続される。位相ROM180の３つの最小有意
出力ビットQ2−Q0はアダーの３つの最大有意ビットとし
てプログラムされ、位相アダー182に関連してFCARMアド
レス母線190及び現在位相ラッチ188のW14−０に与えら
れる15ビットアドレス信号を発生するように動作する。
位相ROM180の内容は表（Table）Ｉに16進表示及び数的
アドレス順序で表わされている。この構成に於て６つの
最小有意アドレス入力のみが使用され、最初の64語位置
のみが有用データを表わすということに留意されたい。
動作にあって、各フレームの開始時に、現在位相ラッチ
188は０に設定され、この値は位相アダー182によって位
相開始値（ラッチ176によって記憶されている）に加え
られる。位相開始値と０の和は現在位相ラッチ188とそ
れぞれFCROM0−2,192,193及び194で示された３つのフィ
ルタ係数ROMに与えられる。ビデオデータの最初のライ
ンの終了でラッチ176出力は無能化され、位相増進ラッ
チ184の出力は活性化されて増進値を開始値に加えさせ
る。この開始値は、現在位相ラッチ188によって記憶さ
れている。その後現在位相ラッチ188によって記憶され
ている値は入力ソースデータの各ラインの終了で位相ラ
ッチ184に記憶されている値だけ増進せしめられる。

位相アドレスに対する２進点はビット13及び12間に存
在する。位相ROM180のアドレス位置へのキャリー入力は
ビット位置12に対応する。ビット12−０は分数あるいは
サブピクセル・ビット位置を表わし、通常の２進的態様
で加算即ちカウントされる。しかしながら、垂直フィル
タ14は目標画像スペースの３つのピクセル位置をスパン
しかつ1:1寸法比のためにスケールかされている（異な
った寸法比がラッチ184の１でない値を記憶することに
よって考慮される）ためにフィルタはまたソース画スペ
ースの３つのピクセル位置をスパンする。従って、整数
ビット14及び13はパターン0,1,2,0,1,2,0,等に従ってモ
ジュロ３規準で「係数化」することが必要とされる。

位相ROM180の３つの最大有意ビットQ5−Q3は処理が３
つのフィルタに対して完了せしめられる位相点を指示す
るようにプログラムされ、それに対応して信号WHODONEV
−０を発生する。

第4B図に示されるように、フィルタ係数ROM192−194
に記憶されているフィルタ係数関数は16進のピーク値CC
及び０の最小値を有するほぼベル形の曲線を定める。２
進点を最大有意出力Q7の左に置くことにより、それぞれ
10進値0.797及び０へ移行が行なわれる。１の寸法比で
は、フィルタ係数曲線は３の周期を有する周期関数とし
て考えることができる。各目標画像サンプルデータ点は
ソース画像点にマッピングし、概念的にウインドはこの
マッピング点のいずれかの側で1.5ピクセル点（垂直方
向の1.5ラインに対応する）に伸びる。濾波した目標画
像データ値はマッピング点にも最も近いソース画像値に
よって最も影響されることとなるために、フィルタ係数
関数はウインドの中間のそのピーク及びフィルタ・ウイ
ンドの左及び右縁での最小値と整合せしめられる。寸法
比が増大する際の位相増進パラメータの減少はソース画
像スペースの増大する数のピクセルを操作する効果を生
じさせる。いずれの場合に於いても、周期的フィルタ関
数の各最小値は与えられた目標画像サンプルデータ点Ｐ
に対するウインドウの右縁及び同じフィルタ処理器によ
って処理される次の目標画像データ点Ｐ＋３に対するウ
インドの左縁間の境界を表わす。

従って信号WHODONEV−０は、モジュロ３ピクセル位相
アドレスが対応するフィルタ係数関数の最小点を通って
増大せしめられる際に発生される。フィルタ０に対し
て、係数曲線はアドレス０でのピーク及びピクセルアド
レス1.5（２進アドレス15×128 １＝19）での最小値を
もって位相化される。従って、位相ROM180はモジュロ３
現在ピクセル位相アドレスが0.5の値を位相ROM180のア
ドレスＡに、A1へのAINC13−12信号によって表わされる
ような位相増進値以下の量だけ越える時にQ3出力（信号
WHODONEV0）を活性高状態にするようにロードされる。
これにより信号WHODONE0はピクセル位相アドレスがウイ
ンド境界を通って増進せしめられる各度に正確に１ライ
ン時間の間発生させることになる。WHODONEV1,2信号は
同様な態様で発生されるが、ピクセル位相アドレスに関
する位相は対応するフィルタ係数曲線の位相位相置を反
映するようにシフトせしめられる。フィルた位置にフィ
ルタ係数曲線はピクセル位相アドレス位置でのピーク
（２進アドレス128）と2.5でのウインドの右手縁を規定
する最小値（２進アドレス2.5×128 １＝319）とをも
ったフィルタ０に対するフィルタ係数曲線に関して１ピ
クセル位置だけ遅延される。従って信号WHODONEV1はピ
クセル位相アドレスがモジュロ３規準で2.5に等しいか
又はそれを越えた後に（即ち範囲3.0−3.5は範囲０−0.
5にマッピングする）最初の増進時に発生される。

同様にフィルタ２に対するフィルタ係数曲線はフィル
タ０に対するフィルタ係数曲線に関して２ピクセル位置
だけ遅延せしめられる。フィルタ２に対する係数曲線は
ピクセル位相アドレスにてピークを、また0.5でのウイ
ンドの右手縁を規定する最小値（２進アドレス0.5×128
１＝63）を有する。信号WHODONEV2はピクセル位相ア
ドレスが0.5に等しいか又はそれを越えた後の最初の増
進時に発生される。

３つのフィルタ係数ROM192,193,194はそれぞれ３つの
フィルタ1,1及び２に対するフィルタ係数値を記憶す
る。３つのROMのデータは位相関係を除き本質的に同一
である。従ってフィルタ０に対するフィルタ係数値のみ
が16進表示でかつ２進アドレス順序にある表（Table）I
Iに表わされる。これら値はまた第4B図にグラフ的に示
されている。

これらの係数は論議されている３点フィルタを実現す
るために好ましい。一般的な場合に於いて満足する結果
を得るために、係数は特別な規準に従って選択せねばな
らない。

目的はフィルタゲインが圧縮比の関数としてよく制御
されて得られるようにすることにある。フィルタのゲイ
ンはフィルタの周波数応答曲線の１つの点、例えば０周
波数での応答であるためにそれは圧縮の関数として周波
数応答を決定するのに充分である。これは完全な係数が
与えられる試作フィルタの周波数応答の関数である。

N1はフィルタによってスパンされる目標スペース点の
数として規定され、N2はPROMの係数の全数として規定さ
れる。実例に於てはN1＝３でかつN2＝384である。完全
な組の係数は目標フレーム記憶器のサンプルのN3＝N2/N
1でフィルタが動作することを示す。典型的な周波数応
答は第4C図に示されている。しかしながら、このハード
ウエアはこの完全な組の係数からある係数のみを選択す
るように動作する。1:1の圧縮に対してN1が選択され、
一般的にF:1の圧縮因子に対してはほぼN1,F素子が選択
される。これら係数はＮ、F/N2の速度でのサンプルとな
る。この態様で与えられるフィルタの応答はスペクトラ
ムの折返しを受けるということが知られている。第4D図
に示されるように、元の応答はサンプル周波数の倍数で
繰返されるようになり、サンプル応答は元の応答とこれ
ら繰返しの全ての和となる。

特に、応答曲線の他の点は０周波数及び低周波数のフ
ィルタゲインをかく乱させるように折返される。

全ての可能な圧縮比を考慮する上に於てかつN1 F/N2
以上の全てのフィルタ・サンプリング密度を考慮する際
に、元の目標フレーム記憶器のサンプリング速度よりも
早い第4C図の試作品の応答での任意の点はある圧縮比で
零周波数に折返される。故に、圧縮比を正比例するもの
以外のゲインの変動を防止するためにそれが目標フレー
ム記憶器のサンプル速度のN2/N1倍で動作するN2タップ
・フィルタであった場合に、最も小さい可能性のある側
ロープの振幅が目標フレーム記憶器のサンプル速度の半
分以下の手ごろな通過帯域と一致して目標フレーム記憶
器のサンプル速度以上となるように設計されなければな
らない。

以上のことを含む規準に従って、多数のタップを有す
る横形フィルタを設計するための公知のデジテル・コン
ピュータ技術が存在する。−70dBの側のローブ振幅が開
示した応用に対して可能性がありかつ受け入れることが
できると解った。

ライン終端制御回路196はライン長レジスタ198を含
み、これはアドレス・デコード信号LDVLINIM、ロード垂
直ライン長最大有意バイト及びLDVLINL、ロードライン
長最小有意バイトの制御下で水平ラインに対するピクセ
ルの数を指示するライン長値で初期化される。このライ
ン長値はデータに対するフレームの処理全体に渡り記憶
されかつ各ラインの開始時にライン長下向きカウンタ20
0をリードするために使用される。ライン長下向きカウ
ンタ200はピクセルデータの各継続したバイトを受ける
と、０まで減進せしめられ、その終端カウント出力を附
勢せしめて入力データの水平ラインの終了に於て信号^＊
TPC、終端ピクセル完了信号を発生する。モジュロ４カ
ウンタ202は各ライン開始時及びライン長カウンタ200の
初期時に０にプリセットされ、信号^＊VRAMADEN、垂直RA
Mアドレス可能化に応じてライン長カウンタ200と共に可
能化され、そのQ1出力に出力シーケンス化のために使用
される信号VC、垂直成分（Ｌ又はＣ）を発生する。この
信号はフリップフロップ204によってラッチされてその
Ｑ出力に上述したように排他的ORゲート170の動作を制
御する信号VOFMSB、垂直出力フリップ最大有意ビット発
生する。

ライン長下向きカウンタ200及びモジュロ４カウンタ2
02のためのロード制御はORゲート206によって発生さ
れ、これは入力信号^＊VRAMADEN、垂直RAMアドレス可能
化信号を受ける。更にANDゲート202の出力をも受けその
ANDゲートの２つの入力はライン長カウンタ200の終端カ
ウント出力からあの信号^＊TPCと信号^＊VRAMADENによっ
てクロッキングされるフリップフロップ290からのＱ出
力によって駆動される。フリップフロップ210は信号^＊R
STに応じてフレーム開始の前に選択的にクリアされ、か
つそのＤ入力を論理１に接続してそれがセットされるよ
うにし、信号VRAMADENが第１のラインの終了で発生され
る時にセットしたままにしておく。フリップフロップ21
0のＱ出力はORゲート212の１つの入力に伝えられる。そ
の他の入力はライン長カウンタ200の終端カウント出力
から^＊TPC信号を受ける。信号^＊EOL、ラインの終了はOR
ゲート212の出力によって発生され、フリップフロップ2
10のＱ出力は第１のラインの完了までこの信号に対する
活性低状態の発生を禁止する。

従って、以上のことから明らかなように垂直フィルタ
14は水平ラスタ走査順序でビデオピクセルデータのバイ
トを受けることによって動作する。データの最初のバイ
トが受けられると、それは３つの逐次的に位相化された
フィルタ係数値によって逐次的に掛算され、部分積がそ
れぞれ３つのラインバッファ154、155及び156の第１の
位置に記憶される。実際のアドレスはライン長カウンタ
200の出力によって定められる。第２のバイトが受けら
れると、それは３つのフィルタ係数値と同様に逐次的に
掛算され、生じた３つの係数の積はそれぞれラインバッ
ファ154,155及び156の第２の位置に記憶される。同様の
態様で、ソースビデオデータの第１のラインに対するピ
クセルバイトのそれぞれは３つのフィルタ係数値と掛算
され、生じた積は対応するラインバッファ154,155又は1
56内の異なったメモリ位置に記憶される。第１のライン
の終了でラインバッファ154−156のそれぞれはそのライ
ンの各ピクセルに対する部分積値を記憶する。データの
第２のラインが受けられると、各ピクセル値は次のライ
ンへの信行を反映するように変化せしめられている対応
するフィルタ係数値と再度逐次的に掛算され、この係数
積は先行したラインに対する対応する係数積に加えられ
る。Ｖ信号WHODONEV2−０のうち１つがフィルタ処理器
の１つに対する処理の完了を示すまでこの処理は連続す
る。この点で、入力ビデオデータの次のラインが受けら
れると、行われているフィルタに対する対応する係数フ
ィルタ積が０に加えられ、ラインバッファ154−156の対
応するものに記憶されている蓄積された積は出力FIFO17
（フレーム記憶器への）又は通常の動作モードの場合に
は水平フィルタに出力される。行われていない他のフィ
ルタ処理器に対する係数積は蓄積されつづける。このプ
ロセスはソース画像走査ラインの各ピクセルデータ値に
対して繰返される。従って、垂直フィルタ14は圧縮比に
かかわらず動作して圧縮比に依存するソース画像スペー
スの多数の点に対する目標スペースの３点フィルタを与
えるように動作する。従って、ソース画像スペースのフ
ィルタ・ウインドの実効寸法は圧縮比が増大する際に係
数積をだんだんと蓄積することによってシステムのハー
ドウエアを変更せずに圧縮比と共に増大せしめられる。
位相増進値はより小さくされるために、ピクセル位相ア
ドレス値がウインド境界を越えて増進せしめられる前に
より多くのステップが必要とされる。

水平フィルタ16に対する水平制御回路が第5A−5G図に
示されている。フィルタが伸びる異なった方向並びにデ
ータラスタ走査順位が水平フィルタ方向に関しては平行
で垂直フィルタ方向に対しては垂直であるということを
考慮して水平及び垂直制御回路間にある差が存在する
が、その回路は同一である。

第5A図に於て、トークン・シフトレジスタ216は垂直
制御回路に与えられると同様な態様でマスタ・タイミン
グ制御を与える。フリップフロップ218は信号システム
・クロックによってクロッキングされ、かつそのＤ入力
は信号HIFOR、水平FIFO待機信号に接続される。フロッ
プフロップ218のＱ出力はNORゲート220の１つの入力に
接続され、その他の入力はリサイクリング・モジュロ７
カウンタ222の終端カウント出力に接続されている。カ
ウンタ222はフリップフロップ218によってラッチされた
FIFO待機信号がシステム・クロック信号７カウント毎に
サンプルされることができるようにし、かつこれが存在
するとシステム・クロック信号によってクロッキングさ
れている16ビットのトークン・シフトレジスタ216のD0
入力に伝達される。フィールド・プログラマブル・ゲー
ト・アレイ（FPGA）224はトークン・シフトレジスタ216
の16の出力に接続したその16の入力を有し、それに応じ
保持ラッチ226に伝えられる13の水平マスタ・タイミン
グ信号を発生する。垂直制御回路の場合と同様に、保持
ラッチ226の出力は時間セル０を定め、12の出力Q11−Q0
は水平フィルタ16に対するマスタ・タイミング及び制御
を与える。

ラッチ226のQ0出力は時間セル２に於て、信号HM1PROD
CK、水平マルチプライヤ値積クロックを発生し、これは
計算されたプリスケール値をプリスケール・、マルチプ
ライヤに対する出力ラッチにロードするように動作す
る。

出力Q1は時間セル３に於て信号HM2DATCK、水平マルチ
プライヤ２データ・クロックを発生し、これは計算され
たプリスケール値をマルチプライヤ２で示した係数マル
チプライヤに対する入力ラッチにロードするように動作
する。

ラッチ226のQ2出力は信号HM2COFCK、水平マルチプラ
イヤ２係数クロックを発生し、これは時間セル3,5及び
７に於て３つのフィルタ係数値を係数マルチプライヤ入
力に順次ロードする。

ラッチ226のQ3出力は信号HM2PRODCK、水平マルチプラ
イヤ２積クロックを発生し、これは係数マルチプライヤ
の出力ラッチが３つのフィルタ処理器に対応する３つの
計算された係数積を時間セル5,7及び９に於て逐次的ラ
ッチしかつ保持するようにし、これにより３つの係数積
のそれぞれに対する２セル計算時間が可能となる。

ラッチ226のQ4出力は時間セル6,8及びＡに於て信号HM
2RECK、水平マルチプライヤ２結果クロックを発生し、
計算した積係数を保持ラッチにローディングさせる。

ラッチ226のQ5出力は信号^＊HRAMW、水平RAM書込み信
号を発生し、これは水平蓄積部分係数積メモリの読出し
／書込みモードを制御し前に蓄積されたデータを読出さ
せ、あるいは新たな組のデータを記憶させる。信号^＊HA
RMWは時間セル7,9及びＢの間に活性低状態になる。

ラッチ226のQ6出力は時間セル2,4及び６に於て信号PP
CNT、部分積カウントを発生し、これはモジュロ３カウ
ンタをシーケンスかして水平フィルタに対する３つのフ
ィルタ処理器を索引づける。

Q7出力は時間セル6,8及びＡに於て信号HDATFBCD、水
平データ・フィードバック・クロックを発生して次の係
数積への蓄積された係数積の加算を制御する。

Q8出力は時間セルT0に於て信号HPHFPCKEN、水平位相
フィードバック・クロック可能化信号を発生して水平位
相カウンタのシーケンス化を強制する。

出力Q9は信号^＊SAMCNT、サンプルカウントを発生し、
これは時間セル１に於て活性低状態になって、ルミナン
ス、クロミナンス、クロミナンス及びルミナンス・デー
タからなる繰返しの４つのピクセル・シーケンスのトラ
ックを保持するモジュロ４カウンタの増進を制御する。

Q10出力は時間セル６に於て信号HDATFBCLREN、水平デ
ータ・フィードバック・クリア可能化信号を発生して、
蓄積された係数積値でなく０データの出力が新たな目標
ピクセルデータ点に対する処理を始めることができるよ
うにする。

Q11出力は時間セル６に於て信号HFINEN、水平完了可
能化信号を発生して水平フィルタ・データの出力を可能
にする。

ラッチ226のQ12出力は時間セル０に於て信号HM1DATC
K、水平マルチプライヤ１データ・クロック信号を発生
し、これは水平フィルタ16のプリスケール・マルチプラ
イヤへの次のピクセル・ビデオデータ・バイトのローデ
ィングを指令する。

ほとんどの部分に対してこれらマスタ制御信号は形式
及びタイミングに於て垂直フィルタ14に対する同様な制
御信号に対応するということを知るべきである。

ライン長レジスタ230はアドレス・デコード信号LDHSI
ZEM、ロード水平寸法最大有意バイト及びLDHSIZEL、ロ
ード水平寸法最小有意バイトに応じて、システム母線20
からのデータで初期化される。各ラインの開始に於て、
ライン長下向きカウンタ232はレジスタ230からのライン
長値でローディングされかつ時間セル１に於てクロック
信号SYSCK及び可能化信号^＊SAMCNTに応じて入力データ
の各ピクセルの受信時に減進せしめられる。ライン長カ
ウンタ232の終端カウント出力はANDゲート234の１つの
入力に接続され、その他の入力はフリップフロップ236
のＱ出力に接続される。フリップフロップ236はデータ
のフレームに対する初期時に信号^＊RSTによってリセッ
トされ、かつピクセル・データの最初のバイトに対する
時間セル１の終了での信号RSAMCNTによってクロックさ
れるまで、リセットに維持される。ANDゲート234の出力
は与えられたラインに対する最初のピクセルが処理され
た後にライン・カウンタ232からの終端カウント信号を
伝達するようにORゲート238に与えられる。ORゲート238
の他の入力は信号^＊SAMCNTを受けるようになっている。
ORゲート238の出力はANDゲート240^＊RSTを受けかつその
出力に於て信号^＊HPHFBCLR、水平位相フィードバック・
クリア信号を発生し、これはライン長カウンタ232のロ
ード入力に与えられて、このカウンタが各ラインの開始
時にプリロードできるようにする。

第5B図はルミナンス及びクロミナンス・データ間を区
別しかつ等しく偏移せしめられた位相化と同時に動作せ
しめられる３つのシーケンシャル・フィルタ処理器を対
するシーケンス化を制御する制御回路を示す。モジュロ
４ピクセル・カウンタ244は論理０に接続したデータ入
力とシステク・クロック信号に接続したクロック入力と
を有している。ロード入力はリセット信号^＊RSTに接続
され、他方カウント可能化入力はサンプル・カウント信
号^＊SAMCNTに接続される。従って、カウンタ244は入力
ビデオ・データの各ピクセルに対して時間セル１に於て
増進せしめられる。ピクセル・カウント244は各ピクセ
ル処理サイクルの開始時に増進せしめられるために２の
カウントは赤−Ｙクロミナンス・データに対応し、３の
カウントは青−Ｙクロミナンス・データに対応し、０の
リサイクルしたカウントは対応するクロミナンス・デー
タがないルミナンス・データの偶数のバイトに対応す
る。従って、Q1出力はクロミナンス・データが処理され
ているということを示す。この信号はCROMで表わされ、
3:8デコーダ246の最大有意入力に伝えられる。カウンタ
244のQ1出力はANDゲート248に伝えられ、その第２の入
力はカウンタ244のQ0出力に接続される。従って、ANDゲ
ート248は青クロミナンス・データに対応する３のカウ
ントを解読する。排他的ORゲート250はカウンタ244のQ1
及びQ0に接続したその入力を有している。排他的ORゲー
ト250は信号FLIPMSB、フリップ最大有意ビットを発生
し、それは水平フィルタ16から出力される前に符号ビッ
トが反転されることができるようにする。この信号は使
用前に１入力ピクセル時間だけ遅延せしめられるため、
データの最大有意ビット即ち符号ビットの相補化を制御
することが使用される時間だけそれはクロミナンス・デ
ータと適切に整合される。信号FLIPMSBはまたはインバ
ータ・ゲート252によって相補化されてANDゲート254に
伝えられる。ANDゲート254の第２の入力は信号HPHCKE
N、水平位相クロック可能化信号と接続され、出力は信
号HPHFBCK、水平位相フィードバック・クロックを発生
する。ANDゲート254の出力はラッチ256のクロック入力
に接続し、それはＱ出力に於て信号HPHINCEN、水平位相
増進可能信号を発生しかつそのＱ内力に於て信号^＊HPHS
TEN、水平位相開始可能化信号を発生する。これら信号
は開始値又は増進値が水平フィルタ・データ路の水平位
置位相カウンタを制御するために使用されるかどうかを
制御する。ラッチ256は信号^＊HPHFBCLR、水平位相フィ
ードバック・クリア信号に応じてプリセットするように
接続される。

ANDゲート254のHPHFBCK出力は、また、３段シフトレ
ジスタ接続ラッチ258のD0入力に伝えられる。シフトレ
ジスタ258はシステム・クロック信号によってクロッキ
ングされ、そのQ3出力に於て３つの時間だけ遅延せしめ
られた信号HPHFBCKを表わす信号HPHFBCK＋３を発生す
る。この遅延された信号は垂直制御回路に於ける同様の
ラッチに対応するWHODONE保持ラッチをクロッキングす
るために使用される。モジュロ３フィルタ・カウンタ26
0は信号^＊RSTに応じて状態1,0にプリセットせしめられ
るように接続され、かつ信号PPCNTの制御下でクロッキ
ングされる。Q0及びQ1出力はどのフィルタ処理器が活性
化しているかを示し、デコーダ246に伝えられる。従っ
て、デコーダ出力Y0−Y2はそれぞれルミナンス・フィル
タ0,1のための活性化状態を示し、他方出力Y4−Y6はそ
れぞれクロミナンス・フィルタ0,1のための活性化状態
を示す。カウンタ260のQ1及びQ2の出力は、また、４セ
ル遅延回路261のＡ及びＢ入力に伝えられ、これは４時
間セル遅れて対応する出力HRAMAD0、水平RAMアドレス０
信号及びHRMAMAT1、水平RAMアドレス１信号を発生す
る。４セル遅延回路261へのＣ及びＤ入力はそれぞれク
ロミナンス信号及びカウント３信号に接続される。４時
間セルの遅延の後に遅延回路261のQC及びQD出力は対応
する信号HRMAD2、水平RAM2及びHRMAD3、水平RAM3を発生
する。信号HRMAD2は保持ラッチ262のＤ入力に与えら
れ、これはそのＱ出力に於て水平制御信号HCを発生す
る。ラッチ262は信号システム・クロックによってクロ
ッキングされる。

第5C図に於て、システム母線アドレス・デコーダ270
はシステム母線アドレス信号を受け、これら信号を解読
してプリフレーム初期化の間に保持ラッチにシステム母
線20のデータをローディングするための制御信号を発生
する。信号＊RSTは解読されたアドレス信号として発生
される。

ロード路選択信号LDPATHSELは路選択レジスタ272のク
ロック入力に与えられ、これはビデオデータがフィルタ
14,16を通過する態様を規定するシステム母線データを
ローディングする。出力Q6は信号^＊OUTENを発生しこれ
は一般的なシステム出力可能化信号であり、他方出力Q3
は信号^＊HPISKINENを発生しかつ出力Q2は信号^＊HTOOUT
を発生する。これらモード制御信号はフィルタ14,16の
どれがビデオデータを処理するように動作するかを制御
する。レジスタ72からのビットQ5及びQ4は垂直レコーダ
264のＡ及びＢに与えられ、これは対応する出力制御信
号^＊VPOSTEN3−０、垂直ポスト可能化−０を発生する。
これら信号は垂直ポストスケール・シフタ40に於てシフ
ト化が生じるビット位置の数を定める。

同様に、デコーダ266はレジスタ272のQ0及びQ1出力に
応じ、水平フィルタ・データが垂直データ路に於けるも
のと同様なポストスケール・シフタによってシフトされ
なければならないビット数を規定する。レジスタ272のQ
2出力は信号^＊HTOOUTを発生し、これはシステムに於て
使用するためインバータ・ゲート268によって相補化さ
れる。

第5Dに於て、WHODONEL2−０は水平WHODONEルミナンス
信号、WHODONEO2−０はクロミナンス信号、280,288は保
持ラッチ、275,276,277はORゲート、HPHFB＋３は保持ラ
ッチ280をクロックする信号、このラッチはCHROM（クロ
ミナンス信号）の低状態で活性化される。283,284,285
はORゲートラッチ288のD0〜D5は入力、Q0〜Q5は出力を
示す。287,288,289,290,291,292はORゲート、294はクロ
ミナンス保持ラッチ、HPHFB＋３はそのクロッキング信
号である。

第5E図に於てはモジュロ５カウンタが示され11から15
をカウントする。302はORゲート、^＊ORは水平フィルタ
出力FIFO回路からの出力待機信号、304はラッチ、SYSCK
はクロック信号、OUTCKは出力信号、^＊OUTENはラッチ30
4を可能化する信号である。

第5F図はピクセルデータを出力FIFOにローディングす
るためルミナンス及びクロミナンスピクセル・クロック
信号を発生する回路で、第１のピクセルは１つのルミナ
ンス・バイトにより規定されかつ２クロミナンス・バイ
トで規定される。310はラッチ、LDHPHSTMはシステム母
線アドレス・デコード信号でロード水平位相開始最大有
意バイト、312はNANDゲート、316は５時間セル遅延回
路、314はライン保持F/F、318、326はANDゲートで、HTO
OUTでドライブされる。320,330はORゲートである。^＊LU
MINANCEはルミナンスデータを示す。322は32×８制御RO
Mで、表IIIはROM322のデータ内容を示す。

ff fe ff fe ff ff fe fe ff fd ff fd ff ff fe fe ff fe ff fe ff ff fd fd ff fd ff fd ff ff fd fd Table III ^＊PIXLCKはピクセル・ルミナンス・クロック、328は
カウンタで信号CHROMCK（クロミナンス・クロック信
号）を生じさせる。324はラッチで^＊PIXCCK（ピクセル
・クロミナンス・クロック）を作る。

第5G図は外部ライン端信号EXTEOLを発生させる発生器
332を示し、これはメモリ18を制御する。^＊FRSTはFIFO
リセット信号、334〜336はＤラッチ、340はANDゲート、
^＊RSTはマスタ・リセット信号、337はラッチでSYSCKで
クロッキングされる。HM1DATCKはラッチ335、336をクロ
ッキングする。^＊HPHFBCLRは水平位相フィードバック・
クリア信号、344,346はANDゲートを示す。

第6A及び6B図は水平データ路350を示す。これは第4A
図に詳細なタイミング図を示す。352は水平FIFOスタッ
ク回路、DIN7−０は入力ビデオピクセル・データ、^＊HD
ISKINENは水平ディスク入力可能化信号、354はバッフ
ァ、ゲート356,358,360はクロックICKを与える。HM1DAT
CKは水平マルチプライヤ１データクロック、362はNAND
ゲートで^＊HFIFOR水平FIFO待機信号を発生する。364は
排他的ORゲート、FLIPMSBはフリップ最大有意ビット、H
M1DATCKはＹ入力クロック信号、366はプリマスケール・
マルチプライ回路、LDHM1PREはアドレス・デコード信号
でロード水平マルチプライヤ１プレスケーラ信号と称せ
られている。HM1PRODCKは積クロック信号で水平マルチ
プライヤ１積クロック信号と呼ばれている。358は係数
マルチプライヤでHM2DATCK、水平マルチプライヤ２デー
タ・クロックで制御される。370〜372はフィルタROMでH
M2COFCK、水平マルチプライヤ２係数クロックで制御さ
れる。HM2PRODCKは水平マルチプライヤ２積クロックで
ある。374はラッチ、HM2RECKは水平マルチプライヤ２結
果クロックである。380は始動ラッチ、LDHPHSTM及びLDH
OHSTLはロード位相開始のそれぞれ最大及び最小有意バ
イト、^＊HPHSTENは水平位相開始可能化信号、382は増進
ラッチ、LDHPHINCM及びLDHPHINCLはロード水平位相増進
のそれぞれ最大及び最小有意バイト、^＊HPHINCENは水平
位相増進可能化信号、384は組合わせアダー、388はアド
レス・ラッチ、表IVはクロミナンス・データの曲線を示
す。

第５表は水平ROM386の内容を示す。

第6B図で、390は16ビット水平アダー、392は16ビット
RAM、^＊HRAMWは水平RAM書込み記号、HRAMAD3−０は水平
RAMアドレス信号、394はラッチ、396はポストスケール
・シフタ、398バッファ、400は水平出力ルミナンスFIFO
成分、402は水平出力クロミナンスFIFO成分を示す。

第７図は水平ROM408の動作を示し、この内容は第６表
に示されている。

第８図は実時間フィルタ方法を実現する構成415を示
し、418〜420はフィルタ処理器である。

【図面の簡単な説明】

第１図は本発明に従った目標画像指向水平及び垂直フィ
ルタを使用した電子的スチル記憶方式のブロック図、第
２図は第１図の垂直フィルタのための制御系の回路図、
第3A、Ｂ及びＣ図は第１図の垂直フィルタのためのデー
タ路の回路図、第4A図はこのスチル記憶方式の動作を理
解する上で有用な垂直タイミング信号のグラフ図、第4B
図は第１図の方式に使用されたフィルタ係数値のグラフ
図、第4C図は典型的なフィルタ周波数応答のグラフ図、
第4D図は高周波の点が折れ曲って低周波のゲインをかく
乱する典型的なフィルタ周波数応答を示す図、第5A,5B,
5C,5D及び5F図は第１図の水平フィルタの制御系の回路
図、第6A及び6B図は第１図に示す水平フィルタのための
データ路の回路図、第７図は第１図に示された方式に使
用されるある種の信号の発生回路のブロック図、第８図
は第3A及び3B図に示すフィルタ方式の実時間用の実施例
である。 図で、12はピクセルデータ源、22はCPU、14は垂直フィ
ルタ、16は水平フィルタ、13,15は選択回路、17は出力F
IFO、18はフレーム記憶器を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−55649（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ソース画像に対する選択可能な寸法比をも
   つ目標画像の目標画像データ点のアレイを表わす出力デ
   ータ値のシーケンスを生成するためにソース画像データ
   点のアレイを表わす入力データ値のシーケンスにフィル
   タをかける方法であって：入力データ値をシーケンスで
   受領する段階と； 次のソース画像データ点に対応する入力データ値を受領
   する度毎に、選択された寸法比の逆数によって位相パラ
   メータを増分する段階と； 目標画像空間内でフィルタ係数関数によって橋渡しされ
   た多数のフィルタ点に対応する所定数のフィルタ係数関
   数にアクセスするために位相パラメータを用いて、それ
   に対応する所定数のフィルタ数値を求める段階と； 対応する目標画像データ点に関係する係数積を求めるた
   めに入力データ値と各フィルタ係数値とを乗算する段階
   と； 入力データ値によって影響される目標画像データ点の各
   々に対して部分和パラメータを維持する段階と； 各係数積を部分和パラメータに加算してそれに対応する
   目標画像データのための新しい部分和パラメータを求
   め、この加算を目標画像点に影響する最後の入力データ
   値が受領されるまで行い、次に部分和パラメータが目標
   画像データ点の値として出力され、部分和パラメータが
   リセットされ、シーケンス内の次の目標データ点に部分
   和パラメータが再び割当てられる段階と； 上記段階を入力データ値がなくなるまで繰返す段階とか
   ら成る入力データ値のシーケンスにフィルタをかける方
   法。