JPS62237581A

JPS62237581A - 画像処理装置

Info

Publication number: JPS62237581A
Application number: JP61080109A
Authority: JP
Inventors: Makoto Fujita; 良藤田; Yasushi Fukunaga; 泰福永; Kazuyoshi Koga; 和義古賀; Shuichi Senda; 仙田　修一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-04-09
Filing date: 1986-04-09
Publication date: 1987-10-17
Also published as: JPH0525143B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像データの拡大、縮小４回転等の線形変換
を行うための画像処理装置に関するものである。

〔従来の技術〕

複数の画素１こよって形成される画像データの線形変換
とは、第２図に示すように、ソース画像（図中の実線で
示した’Ａ”）を移＊Ｊ、拡大、縮小２回転した変換画
像（図中の破線で示したｌｊ　Ａ　ｒ＋　）に変換する
ことである。第】図にｔ；いて、（イ）は移動、（ロ）
は拡大、（ハ）は回転。

（ニ）は移動、拡大１回転を紹介せた一般的な線形変換
の例を示している。

これらの線形変換は、ソース画像上の座標を（Ｘ、Ｙ）
とし、（Ｘ、Ｙ）に対応する変換画像ｌ−の座標を（ｘ
＋ｙ）としたとき、式（１）で定義される。

ことで、■ン、Ｑ、Ｒ，Ｓは変換係数、　Ｘｏ、　Ｙ。

は、ソース画像の）ｐＨ点座標、ＸＯｌ　ｙｏは変換画
像のへＩＬ行移＃ＩＪ：’ｄｃである。

この線形変換を行う従来装に１には、ソース画像上の各
画素を順に、その画素の座標（Ｘ、Ｙ）から式（１）で
算出される変換画像上の（ｘ、ｙ）の位瞠へ転送すると
いうものがあった（特開昭５９−２２９６６９参照）。

また、別の従来装置では１式（１）の変換行列の逆行列
を求め、あらかじめ式（１）から求めた変換画像、ｌ二
の格子点の座標（ＸＴｙ）から、対応するソース画像上
の座標（ｘ＋ｙ）を、）−、記の逆行列から決定し、（
ｘ＋ｙ）あるいは、その周辺の画素データから何らかの
［段で決定した画素データを（Ｘ、ｙ）の画素データと
する（特開昭５６−７６６８３参照）。

〔発明が解決しようとする問題点〕

上記第１の従来装置の場合には、ソース画像上の格子点
の座標（ｘ＋ｙ）を求め、これに最も近い格子点の座標
に丸めろ処理を行うため、変換画像Ｆの全ての格子点を
発生することができないという問題があった。一方上記
第２の従来装置の場合には、変換画像」二の格子点座標
から、対応するソース画像の画素データを求めるため、
第１の従来装置のように変換画像上の画素の欠落は生じ
ない。しかし、ソース画像をランダムにアクセスするこ
とになるため、ソース画像がシーケンシャルに取り込ま
れろ場合、すなわち高速化のために。

ＦＴｌ？Ｏレジスタを介してＤＭＡコントローラ等によ
っである決まった順序でソース画像を転送する構成を取
った場合、非常に効率が悪くなり＾゛６６速性られない
という欠点があった９本発明の目的は、ソース画像データを高速に取り込むこ
とができ、かつ変換画像の画素の欠落も生じないように
線形変換処理を行う画像処理装置を提供するにある。

〔問題点を解決するための手段〕

上記の目的は、ソース画像上の１ラインに対応する変換
画像上の直線を構成する格子点の座標列を、ソース画像
上の１ラインの始点、終点の座標を式（１）で変換した
２直線を４連結あるいは８連結モードで連結するように
補間して順次発生するための第１のディジタル微分解析
器（以下ＯＤＡと略記する）と、ソース画像上のライン
に含まれる画素データの数とこのライン対応の変換画像
上の画素数とから、ソース画像の読み出し信号と、それ
によって読み出した画素データを前記第１のＤＤＡの発
生した座標に書き込むためのライト信号を発生する第２
のＯＤＡとを用いてソース画像を１ラインずつ変換する
画像変換手段を構成するとともに、ソース画像上のある
ラインの始点とその次のラインの始点の各変換画像上の
対応点の座標の間の連結モードを、上記第１のＤＤＡに
よる２点間の補間が８連結モードである時には４連結モ
ードとなるようにし、上記補間が４連結モードである時
には８連結モードとなるように各始点を生成する始点の
発生手段を設けることにより達成される。但し４連結と
は、第３図（イ）に示すように、２つの格子点が方向ａ
　”　ｄのいずれかで隣接関係にあることを言い、８連
結とは、同図（ロ）に示すように、２つの格子点がａ　
”　ｈの８方向のいずれかで隣接関係にあると言う。

〔作用〕

ＤＤＡは、［プリンシプルズ　オブ　インタラクティブ
　コンピュータ　グラフィックス」セカンド　エディジ
ョン、マクグローヒル　コーガクシャ　１９７９年刊　
第２１頁から第２７頁（“Ｉ’ＲＩＮＣＩＰＬＲ３ＯＦ
　ＩＮＴＦ！ＲＡＣＴＩＶｒ：　ＣＯＭＰＵＴＲＲＧＲ
ＡＰＩＩＩＣ８”５ｅｃｏｎｄ　Ｅｄｉｔｉｏｎ、　Ｍ
ｃＧＲＡＶ−ＨＩＬＩ、ＫＯＧＡＫＵＳＨＡ、　ＬＴＤ
、　ＰＰ２１−２７　）に詳しく記載されている。その
動作は、今任意の傾きをもった二次元平面（ｘ＊ｙ）上
の直線の傾斜と始点、終点の座標とが与えられたとする
。その直線のＸＰ３’成分の長い方をＸ、短い方をｙと
すると、直線に沿ってＸを１ずつ変化させた時のｙの値
は、直線の傾斜によって１より小さいステップ幅で変化
し、一般には整数値にはならない。そこでＯＤＡはこの
ｙの値を丸めた整数値に変換して整数座標（ｘ。

ｙ）として出力するもので、格子点（ｖｉ数座標の点）
で直線を近似して出力する機能をもつものである。そこ
で第１のＤＤＡでは変換画像上の各ラインを８／４連結
で連結するための格子点の座標を生成し、第２のＩ）　
Ｄ　Ａでソース側のラインの画素数と変換画像側のライ
ンの画素数の多い方に対し少ない方を重複して割当てる
制御を上記の機能を利用して実現する。更に始点の発生
手段によって始点間を４／８連結となるようにするから
、変換画像上の各ライン始点間が４／８連結で各ライン
内が８７４連結になり、変換画像上の全画素に必ずデー
タが与えられる。しかもこの２個のＤＤＡによる動作は
ラインに沿って順次動作して座標の発生とそこへのデー
タ書き込み制御が行われ、ソース画像上からとり出され
るデータの順はソース画像のラインの順のままでよいか
ら、ＦＩＦＯレジスタが使えて高速処理が可能となる。

〔実施例〕

以下、本発明を実施例によって詳細に説明する。

（実施例の構成）第４図は、本発明の画像処理装置の全体構成を示したも
ので、ｃ　ｐ　ｕ　ｔは、ソース画像を蓄えるメインメ
モリ２より、ソース画像上の画素データを読み出し、バ
ス３を介してＦＩＦＯレジスタ４に書き込む。

画像変換装置５は、ＣＰ　ＩＩ　１からバス３を介し後
述するソース画像の大きさ、変換された画像の大きさ位
置等のパラメータを与えられ、更に変換処理実行の起動
がかけられると、ソース画像Ｈの画素データを読み出す
ためにｌ？ＴＰＯレジスタ４に対しリード信号５４を送
出し、リードデータ４５を受は取る。更に、この受は取
ったソース画像、ヒの画素データを、変換画像上してフ
レームメモリ６上へ信号線５６を介して書き込む６フレームメモリ６は、ディスプレイ７へ表示する画像デ
ータを蓄える記憶装置であり、常時その内容は読み出さ
れてディスプレイ７に送出され、表示される。この表示
機構は本発明には関係がないので説明を省略する。

さて、メインメモリ２に蓄えられているソース画像」−
の画素データは、ＣＰＵＩにより任、毬の順序でＦＩＦ
Ｏレジスタ４へ入力できるが、以下では簡ｍのために、
ソース画像の画素データの座Ｎ　（Ｘ。

■）は直交座標であって、かつＸ、Ｙともに整数値であ
る格子点とし、更にＦ　［ＦＯレジスタ４に送出される
画素の順序は、与えられたソース画像で（”’、　Ｐ　
１１１が後述する手段によって定めるＸ座標をも−ｊも
ののうち、Ｘ座標の最小となる格子点上の画素から、Ｘ
座標を１ずつ増加し、Ｘ座標の最大となる格子点上の画
素の順で、１ライン分の画素データとなるように送出さ
れるものとする。

第１図は、本発明の特徴とする画像変換装置５の一実施
例を示したものであって、シーケンス制御回路５０４は
ＣＰ　Ｕ　１からの起動信号に従って。

初期ＦＩＦＯレジスタリード（４号５０８．変換開始信
号５０７、及び変換実行信号５０５を発生する。

Ｘカウンタ５０２及びＹカウンタ５０ｊ３は変換両像−
１−に書き込む画素のｌＰ、標をそのカウント値として
保持する。Ｄ１１Ａ８はＸカウンタ５０２１、Ｙカウン
タ５０：（の更新のための信号を発生し、Ｉ）Ｉ）Ａ９
はｌ”ｒＦＯレジスタ４へのリード信号５４とフレ−１
メモリ６への書き込み信号５０６とに発生ずる。

方向レジスタ５０１はｒ）Ｉ）Ａ８．Ｄｒ）Ａ９．Ｘカ
ウンタ５０２．Ｙカウンタ５（）３を制御する信号を保
持する。これらの回路へは、ＣＰ　ＴＪ　１が、バス３
を介し任意の値を設定することができる。

Ｄ　Ｉ）　Ａ　８とＤＤＡ９の内部は同一構成であって
、その構成例を第３図に示す。同図に於いて、傾きレジ
スタ１０２は１以下の値を保持するレジスタで、その値
はＣＩＩ’　ｔＴ　１からバス３．端子ＢＩＮ経由で設
定される。誤差レジスタ１−０１は、１より小さい４＋
ａを保持するレジスタで、Ｔ−：　Ｂ　Ｌ端子ヘイネー
ブル信号が与えられた時、加算器１０４のＳ端子出力値
が設定される。セレクタ１０３は、■Ｎ　ＩＴ端子から
の変換開始信号５０７が変換開始を示していない時（レ
ベルが“φ″の時）誤差レジスタＬｏｔの内容を選択し
、変換開始信号５０７か変換開始を示している時（レベ
ルが“１″の時）０．５を選択して出力する。加算器１
０４はこのセレクタ１０コ３の出力と傾きレジスタ１０
２の内容とを加算し、Ｓ＠子へはその加算結果の小数部
を（これはイネーブル信号によりレジスタ１０１ヘセツ
トされる）、Ｃ端子へはその加算結果の整数部（キャリ
イ信号）を出力する。この後者のキャリー信号はオアゲ
ート１０５，１０６へ入力される。オアゲート１０５の
もう一方の入力には、ＤＩ′Ｒ端子からの制御信号がノ
ットゲート１０７経由で印加され、オアゲート１０６の
もう一方の入力には制御信号が入力されていて、制御信
号がｌｊ　ＯＩＩの時はキャリイ信号がなくてもオアゲ
ート１０５出力を１とし、制御信号がｒａ　１　ｎの時
はオアゲート１０６出力をキャリー信号がなくても１と
する。

以Ｉ−のような構成のｌ）　ｒ）　Ａは、前述の文献に
示されているように、ｉ次元空間に於ける第１象限で、
傾ｆ！４５°以下（制御信号Ｏの時）又は４５°以上（
制御（＋’を号ｔの時）のベクトル（原点を始点とする
直＃ｉ）を与えた時に、このベクトル上でＸ座標を＋１
した時Ｘ座標がいくら増えるか（整数の増分）を求める
機能を持ち、＋１増える毎にその値が、イネーブル信号
によりアンドゲート１０８，１０９が開となった時にＸ
ｕｐ、　Ｙｕｐ＠子から出力される。なお、第２〜第４
象限のベクトルの場合には、第１図の方向レジスタ５０
１のＸ、Ｙ端子の値によりＸカウンタ５０２．Ｙカウン
タ５０３をアップカランタモ・−ドとするかダウンカウ
ンタモードとするかの制御を行うことで対処できる。

（実施例の動作）次に、以上示したハードウェアを用いて、メインメモリ
２上にあるソース画像を変換し、フレームメモリ６に書
き込む手順について述べる。

第６図は、被変換画像であるソース画像上変換画像上の
関係を示した図である。メインメモリ２には、ある任意
のアドレスから順に、２次元空間」；の格子点Ｒｅ　ｂ
＋　Ｉ　Ｃで定義される長方形２１の各格子点」―の画
素情報が、格子点ａから始まるベクトル２２にそって、
格子点ｄまで格子されている。第４図の画像処理装置は
１式（１）によって格子点Ｆ１ｇ　ｂｇ　ｄｇ　Ｑを変
換したフレームメモリ上の座標Ａ、Ｂ、Ｄ、Ｃで定義さ
れた平行四辺形６１に含まれる全画素に対し、ソース画
像上の画素情報を写像する。即ち、画像変換装置５は、
まずソース画像２１上の水平１ラインであるベクトル２
２上に含まれる画素データを、変換画像上の座標Ａから
座４！１Ｂを結ぶベクトル６２上の画素に写像する処理
を行う、ＣＰＵＩは、１つの水平ライン対応の変換処理
が終る毎に次の水平ライン対応の処理を画像変換装置５
へ指示し、これによってソース画像上のベクトルｃｄが
変換されて変換画像上のベクトルＣＤに写されるまで処
理が実行される。

そこで、最初にソース画像上の水平１ライン分の変換処
理を説明する。会長方形２１の格子点ａ。

５間の画素数を■１．格子点２１．Ｑ間の画素数をＭ、
平行四辺形６１の格子点Ａ、Ｂ、Ｃ，Ｄの座標を各々（
ＸＡＩ　ｙ＾）　＋　　（Ｘｕｅ　ｙａ）　ｔ　　（Ｘ
ｃｙ　ｙｃ＋）　ｔ（ｘｏｙ　ｙＤ）とする。ＣＰＵＩ
は、これらの値から１次のように各レジスタにデータを
セットして第５図に示したＤＤＡ８．９の初期設定を行
う。

（イＮ　　（ｘｕ　　ｘ＾）１≧１（ｙｎ−ｙ＾）１の
時（ベクトル６２が４５°以下）ｒ）ＤＡ８の傾きレジスタ１．０２に１（ｙａ−ｙ＾）
ｌ／１（ｘｎ−ｘ＾）１≦１をセットし、方向レジスタ
５０１のＬ端子に出力されるビットに“０″をセットす
る。

ｌ　（ｘｎ　−ＸＡ）　ｌ　＜　ｉ　（ｙａ　　ｙ＾）
Ｉの時（ベクトル６２が４５°をこえる）１）ＤＡ８の傾きレジスタ１０２に１（ｘｎ−ＸＡ）Ｉ
／Ｉ（ｙａ　　ｙ＾）ｌ＜１をセットし、方向レジスタ
５０１のＬ端子に出力されるビットに“１”をセットす
る。

（ロ）ＸＩ３　　ＸＡ≧０の時（ベクトル６２が第１，
４象限）方向レジスタ５０１のＸ端子に出力されるビットに“０
”をセットする。

ｘＢ−ｘ＾＜Ｏの時（ベクトル６２が第２，３象限）方向レジスタ５０１のＸ端子に出力されるビットに“１
″をセットする。

ｙローｙ＾≧０の時（ベクトル６２が第１．第２象限）方向レジスタ５０１のＹ端子に出力されるビットに“Ｏ
１１をセットする。

ｙＢ−、Ｖ＾〈０の時（ベクトル６２が第３．第４象限
）方向レジスタ５０１のＹ端子に出力されるビットに“１
”をセットする。

（ハ）ＸＡをＸカウンタ５０２に、ｙ＾をＹカウンタ５
０コ３にセットする。

（ニ）ｃｚ＝ＭＡＸ　（ＩＸＢ−ＸＡＩＩ　ｌｙｎ　　
ｙ＾ｉ・・（２）とした時、Ｌ　−１≦α ならばｌ）　Ｄ　Ａ　９の傾きレジスタ１０２に（Ｌ−
１）／αをセットし、方向レジスタ５０１のＳ端子に出
力されるビットに“０″をセットする。

ここで（２）のαは、８連結モードで生成された変換画
像上のベクトル６２の画素数を表わしている。

Ｌ、　−１＞αの時ＤＤＡ９の傾きレジスタ１０２にα／（Ｌ−１）をセッ
トし、方向レジスタ５０１のＳ端子に出力されるビット
に＃　Ｌ　１１をセットする。

（ホ）シーケンス制御回路５０４内のカウンタにＭＡＸ
　（Ｌ、α）をセットする。

以上のＤＤＡ初期設定が終ると、ＣＰＵ１はメインメモ
リ２からベクトル２２に沿った画素データを順次読み出
してＦ　Ｔ　Ｆ　Ｏレジスタ４へ書き込み。

画像変換装置５へ起動をかける。但しレジスタ４の持つ
ワード数がベクトル２２の１ライン分のデータ数より小
さい時は画像変換装置５への起動をかけた後に残った分
を転送する。

ＣＰ　Ｕ　１が画像変換袋［５への起動をかけると、シ
ーケンス制御回路５０４の起動レジスタがアクセスされ
、これによって、シーケンス制御回路５０４は、最初の
第１タイミングでリード信号５０８を出力し、これはオ
アゲート１ｏを介してリード信号５４としで送出される
。　Ｆ［ＦＯレジスタ４は、リード＜ｉ号５４を受は取
ると、次の第２タイミングで最初に入力されたデータ、
すなわち。

ソース画像の格子点ａに対応する画素データをリードデ
ータ４５として返送する。

起動がかけられた次の第２タイミングで、シーケンス制
御回路５０４は初期リード信号５０８をオフとし、代り
に変換開始信％＋５０７と変換実行信号５０５をオンと
する。この両信号のオンによってＤＤＡが＃１作を開始
する。このうちＤＤＡ９の動作は、次の通りである。も
しＬ　−１≦αであれば、第６図ベクトル２２上の１ｉ
Ｔｌｉ索データよリベク１−ル６２−ヒの画素データの
方が多いので、ベクトル２２上の同一データを複数回使
ってベクｌ−ルＣ；２Ｆ−の画素に対応させる必要があ
る。この時は前述の初期設定（ニ）によって方向レジス
タ５ｏ１のＳ＠子が”Ｏ”ニｆ＝ツトされ、これがＩ）
　Ｄ　Ａ　９のＩ）　Ｉ　Ｒ端子へ入力されるから、第
５図のオアゲート１．０５出力は必ず１で、変換実行信
号５０５が１＝：　［（Ｌ　＠子へ与えられでいること
でＸｕＰは必ず■になる。一方、ＹＬＩＦの方は加算器
１０４がらキャリーが出力された時だ＆′ｊ１となる、
このＤ　Ｄ　Ａ９ｆ７）　Ｘ　ｕＰは第１図のようにフ
レー１１メ干りに（変換画像）への書き込み信号−Ｅ）
１１となり、Ｙ’ｌｌＦは１”　Ｉ　Ｆ　Ｔ＋レジスタ
４からの次の画素データのり・−ド信号となるか＋２＋
、今の場合は必ずフレームメモリ６への書き込みが行オ
）れ（ｘ、　、、　ｐτ１　）　、　ＦＩＦＯレジスタ
４からの読み出しはギャリイ信号が１になった時だけと
なる。キャリーイ信号が０の時は次のソース画像のデー
タはリードされずに、前回にリードされたデータがその
まま次回にもフレームメモリ６、つまりベクトル６２上
のデータとして書き込まれる。このようにしてＤＩ’）
Ａ９は、ベクトル２２１−の少ないデータを使ってベク
トル６２」−の全画素にデータを与える制御を行う。逆
に１．、−１〉αの時は方向レジスタのＳ＠子が＃　ｉ
　ＩＩに初期設定されるから、今度はＹｕ、が必ず１に
なって画素数の多いベクトル２２は必ずＦＩＦＯレジス
タ４がらリードされ、逆にＸ。Ｐはキャリイ信号が１の
時のみでこの時のみフレームメモリ６への書き込みが行
われ、キャリイがＯの時はベクトル２２−１−がらリー
ドしたデータはすてられる。このように１）■〕Δ９は
、ベクトル２２上の多いデータを、より少ない画素数の
ベクトル６２上へ与える制御を行う。

一方ｒ）ＤＡ８は、ＯＤ　Ａ　９がＸｕｐ＝１を出方し
てフレームメモリ６への書き込みを指示した時、この信
号をＥ　ＲＬ端子へ受けてイネーブルとなり、Ｘ、、、
Ｙｕ、を出力する。この出力は、峙述の初期設定（イ）
、（ロ）により、ベクトル６２０ＸｔＶ成分の内長い方
に対応するＸｕＰ、又はＹ、を必ず】としく方向レジス
タ■、端子のセット）、短い方のＸｕＰ又はＹｕｐはキ
ャリイ信号１の時のみ１とし、これらＸ　ｕｐ、　Ｙｕ
ｐによって対応するカウンタ５ｏ２゜５０；３の更新を
行う、カウンタＦ＞０２，５０コ３は初期設定（ハ）に
よってＡ点の座標（Ｘ＾、ｙ＾）を与えられているから
、上記カウンタの更新にょ一〕てバク１−ル６２のＸ＋
　ｙ成分の内長い方は必ずｌｆｉ新され、短い方はキャ
リイ１の時のみ更新されてバク１−ル６２の８点の次の
アドレスが設定される。これはＩ）　Ｉ）八８の、８連
結モードでのＡ。

１３間を補間する座標を発生する動作であり、この発生
された座標に、前述のＯＤ　Ａ　９の制御によってＦ　
Ｉ　ＦＯからの画素データが１１き込まれる７以上で１
つの画素データのり−ド／ライトが終ると、シーケンス
制御回路５０４は変換開始信号５０７をオフとして以降
は各ＤＩ）Ａ８，９内のヤレクタ１０３に誤差レジスタ
１０】の内容を選択させろ状態とし、また初期設定（ホ
）でセットされた値つまり１ライン処理の画像数を−１
して次の画素の変換処理へ進む。

以上の動作をくり返して制御回路５０４は、内蔵カウン
タの値がＯになると、変換実行信号５０５もオフとし、
１ライン分の変換処理を終ｒする。

以上の１ライン分の変換処理が１回の画像変換装置５へ
の起動で行われて終γすると、Ｃｌ”　ｔＪ　］は２２
番１の水平ラインの変換処理を画像変換装置５へ指示す
るが、この時には第に図のバク１−ル６２の位置が変る
のと等価であるから、その始点。

終点の座標（Ｘ＾、ｙ＾）等を変えで、改めて初期設定
を行う。この場合、第２水平ライン、更にはその先のソ
ース画像上の水平ラインに対応する変換画像上の始点は
、第６図ＡＣ上にあるが、正確には直線ＡＣに近い格子
点（整数座標の点）を始点として定めねばならず、これ
は丁度ベクトル６２対応の格子点を２個のＤＤＡで８連
結モードで生成したのと同様な処理を必要とする。

第７図は第６図の変換画像６１を拡大したもので、第１
水平ライン２２に対しては前述のように画素６３に対応
する格子点からベクトル６２方向への変換処理が行われ
た。ソース画像の第２の水平Ｈ凧降の変換処理に於ける
始点は１本実施例では４連結モードで連結した格子点か
ら成るようにする。このように始点を４連結とし、各ラ
イン対応の格子点は前述のように８連結モードとすると
、変換画像のＡ１１）Ｃ内の全格子点にもれなくデータ
が書き込まれてぬけが生じないからである。そして４連
緒補間は、１）ＤＡ８．Ｘカウンタ５０２．Ｙカウンタ
５０３による８連結補間と同様な構成で、Ｘ、Ｙ各カウ
ンタが同時に１更新されないように構成すればよい、即
ち両カウンタが同時に更新されなければ、第：３図（ロ
）のす、ｄ、ｆ、ｈ方向の隣接格子点は生じないので、
第３図（イ）のように４連結になる。このような４連結
補間はハードウェアで構成してもよいが、本実施例にお
いては、（：ＰｔＪＬのソフトウェアによってこれを実
現するものとする。但しこの処理内容は、）Ａ−ドウエ
アによる前述の８連結補間とほぼ同様なので省略する。

更に、変換画像上の第２ライン以降の始点が上述のよう
に定められて画像変換装置への初期設定が行われたのち
、そのとき読み出すソース画像上の水平ラインは以下に
より決定される。まず、ソース画像上の長方形２１の８
０間の画素数はＭであり、変換画像上の平行四辺形６１
の格子点Ａと０間の画素数Ｎは、４連結であるので、Ｎ
＝ｌｘｃ−ｘ＾ｌ＋ｌｙａ　　ｙ＾ｌ＋１である。従っ
て変換画像の第０画素目の処理時には、ソース画像の格
子点ａから、０．５＋　（Ｍ−１）Ω／Ｎを整数に丸めたライン数分だけ下のラインをＣＰＵ１が
読み出してＦＩＦＯレジスタ４に転送すればよい。

このようにして、変換画像上の第２ライン以降の始点と
その時ＦＩＦＯレジスタ４八セツ１−すべきソース画像
上のラインをＣＰＵＩが決定し、画像変換装置５へ初期
設定をしたのち起動をかける、という動作を順次くり返
せばソース画像２１の変換画像６１への変換処理が完了
する。

以上の動作による線形変換の具体例は第８図に示されて
おり、同図（イ）のソース画像（１〜１６の１６個の画
素から成る）に変換される。変換画像上の始点は１，５
，５，９．１３でこれらの格子点は上下左右方向、つま
り第３図（イ）の方向のみで隣接した４連結となってお
り、一方各線分は例えば第１番目の１．２．４のように
８連結になっているのがわかる。そして点線で囲まれた
変換画像のエリア内のすべての格子点に画素データが与
えられている。

なお、以−ヒの説明では変換画像上の１ラインは８連結
モードで連結され、各ラインの始点は４連結モードで連
結されるようにしたが、これを逆にして１ライン上は４
連結モードとし、始点間は８連結モードとしても変換画
像上の全格子点にデータが与えられることは明らかであ
る。

〔発明の効果〕

以上の実施例によれば、ソース画像の各ライン上のデー
タはランダムではなく順番に変換処理されるので、ＦＩ
ＦＯレジスタの利用が可能となり、ＣＰＵ１がメインメ
モリ２からソース画像２１を読み出してＦＩＦＯレジス
タ４に転送し、画像変換装置５のレジスタ等に与えるデ
ータを計算する処理と、画像変換装置￥５がＦｉ’ＴＰ
Ｏレジスタ４を読み出し、フレームメモリ６に変換画像
を書き込む処理とを並列に実行できるから、高速な縁形
変換処理が行えるという効果があり、しかも変換画像上
の全画素にデータを与えられる５また、画像変換装置５
は、フレームメモリ６の座標系における２点間を補間し
てＦＩＦＯレジスタ４からの読出しデータを書き込む処
理が行えるから、他の目的での通常の直線発生装置とし
ても使うことができ、ハードウエアの使用効率が良いと
いう利点もある。

【図面の簡単な説明】

第１図は本発明の特徴とする画像変換装置の一実施例を
示す図、第２図は線形変換の説明図、第３図は４連結及
び８連結の詳細図、第４図は本発明の画像処理′４Ａ置
の全体構成を示す図、第５ｖＩはディジタル微分解析機
（ｒ）　Ｄ　Ａ　’）の内部構成を示す図、第（３図及
び第７図は線形変換処理の処理方法の説明図、第８図は
画像の変換例を示す図である。１・・・ＣＰ　１．、Ｊ、２・・・メインメモリ、３・
・・バス、４・・・ＦＩＦＯレジスタ、５・・・画像変
換装置、６・・・フレームメモリ、７・・・ディスプレ
イ、８・・・Ｉ）ＤＡ、９・・・ｏｒ’）Ａ、５０１・
・・方向レジスタ、５０２，５０３・・・カウンタ、５
０４・・・シーケンス制御回路。

Claims

【特許請求の範囲】１、ソース画像上の各格子点の画素データを格納する主
メモリと、ソース画像上で指定された被変換領域の拡大
又は縮小、回転、平行移動の１つ又は複数個の合成であ
る線形変換を行う画像変換手段と、該手段へ入力される
上記被変換領域の画素データを格納するＦＩＦＯ形のバ
ッファ手段と、上記画像変換手段により生成された変換
画像上の格子点の画素データを格納するフレームメモリ
と、上記主メモリから上記画像変換手段へのソース画像
上の画素データの供給及び上記画像変換手段の動作を制
御する中央制御手段とを備えた画像変換装置に於いて、
上記画像変換手段は、上記被変換領域上の１つの水平ラ
インに含まれる格子点の個数、当該水平ラインに対応す
る上記変換画像上の線分の始点及び終点の座標値から定
まる初期値、及び起動信号を入力とし、上記フレームメ
モリへのライト信号が与えられる毎に上記線分が隣接し
た格子点で連結されるように格子点の座標を始点から順
に発生して上記ライト信号に対する書き込みアドレスを
生成するアドレス生成手段と、１タイミング毎に上記バ
ッファ手段に格納された上記水平ライン上の画素データ
を読み出すリード信号と上記フレームメモリへのライト
信号との一方又は双方を発生し、上記水平ラインに含ま
れる格子点の個数が上記アドレス生成手段により生成さ
れる上記線分上の格子点の個数よりも大きいか小さいか
に応じて上記水平ライン上の画素データを上記変換画像
上の線分上へ対応づけを行つて転送する読み書き制御手
段と、上記アドレス生成手段及び読み書き制御手段の動
作が上記始点から終点にいたるまで順次行われるように
制御するシーケンス制御手段とから構成され、上記中央
制御手段は、変換画像上の各線分の始点が隣接した格子
点で連結されるように各始点の座標を定めるとともに該
定めた各始点対応の線分の終点を算出する第１の機能と
、該機能により定められた１個の始点及び終点で定めら
れる線分に対応したソース画像上の水平ラインを決定し
てその画素データを上記バツフアレジスタへ格納する第
２の機能と、上記第１及び第２の機能により算出した始
点及び終点の座標と対応する水平ライン上の画素数とか
ら初期値を算出してこれを上記画像変換手段へセツトす
る第３の機能と、１つの線分の始点及び終点の座標値の
算出、対応水平ラインのバツフアレジスタへの格納、及
び対応初期値の設定を終るごとに上記変換装置に起動信
号を出力して当該線分に対する変換処理を実行せしめるよう制御する第４の
機能とを有し、更に上記画像変換手段と上記中央制御手
段とは並列に動作するよう構成したことを特徴とする画
像処理装置。２、前記アドレス生成手段により生成される各線分上の
格子点の隣接関係が上下左右及び斜め方向のいずれかで
隣接している８連結モードである時には前記中央制御手
段の第１機能により定められる各始点の隣接関係は上下
左右方向のみで隣接している４連結モードとし、逆に上
記各線分上の格子点の隣接関係が上記４連結モードであ
る時には上記各始点の隣接関係は上記８連結モードとな
るように構成したことを特徴とする特許請求の範囲第１
項記載の画像処理装置。