JPH0233194A - 任意位相抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＴＶ、ＶＴＲ等のＣＲＴに画像表示する装置
において、補助的な文字やパターンを発生する文字表示
用半導体集積回路に関するものである。

従来の技術 近年、ワンチップマイクロコンピュータ−（マイコン〉
の分野では、ＴＶ、ＶＴＲ用などに文字表示機能内蔵型
の品種が増加している。この種の半導体集積回路装置は
一般に、マイクロコンピュータ−を動作させるシステム
クロックに用いる主に水晶振動子を使った発振回路用の
発振端子と、文字表示回路の動作や、画面上の位置検出
に用いるクロック用のＬＣやＣＲ発振回路の発振端子を
持っている。これは、画像表示用クロックには１μｓｅ
ｃ以下の早い発振立ち上がりと、数ｎ５ｅｃオーダーで
位相同期されている信号が必要であるため、水晶やセラ
ミック等の振動子のように安定に発振するまで１００μ
ｓｅｃ〜数ｌｌ５ｅｃを要する素子を用いることができ
ないためである。すなわち画像表示用クロックが、６３
．５μｓｅｃ間隔で入力する水平同期信号（Ｈ８ＹＮＣ
）毎に発振停止し、同期信号の終りのエツジで速（安定
に発振開始することにより、正確な位相同期が実現され
、画面上に位置のずれや、立ち上がり時の周波数変動等
による画像のぶれが生じなくなるからである。したがっ
て従来の文字表示機能内蔵型のワンチップマイクロコン
ピュータ−では、ＣＲ発振回路や、ＬＣ発振回路等で画
像表示用クロック発振回路を実現しており、複数の発振
回路を持っていた。

発明が解決しようとする課題 しかしながら、上記従来の方式では発振回路を複数持ち
、決められたパッケージの端子数に対して機能端子の数
が少な（なるため、仕様によっては、より端子数の多い
パッケージにせざるを得なくなり、コストが増加するば
かりか、余分な端子がでるなど無駄が多くなるといった
問題点があった。

本発明は、上記問題点を解決するものであり、入力され
たシステムクロック用発振出力をもとに、水平同期信号
等の基準信号に位相同期した信号を取り出すことのでき
る半導体集積回路を提供することを目的とする。

課題を解決するための手段 この問題点を解決するため、本発明は、システムクロッ
ク用発振出力信号を多段の遅延回路ユニットを用いて遅
延させることにより、同一周波数に種々の位相の信号を
生成し、これらから最も適切な信号を選別することによ
って上記目的を達成しようとするものであり、要約する
に、入力信号の遅延回路と、前記入力信号・のタイミン
グで保持される記憶回路と、前記記憶回路の状態を前記
入力信号のタイミングで判定する少なくとも１つの論理
積回路とで構成される単位回路を複数段に結合し、前記
各段単位回路の論理積回路からの信号を互いに加算する
論理和回路をそなえた任意位相抽出回路である。

作用 本発明により、入力信号をクロック入力信号に同期した
位相で取り出すことができるため、個別に専有されてい
た発振回路部が不要になり、出力端子の削減、ノイズの
低減などが可能になる。

実施例 以下、本発明の半導体集積回路の一実施例について図面
を参照しながら説明する。

本実施例では、遅延回路入力信号を、水晶またはセラミ
ック振動子を用い、２端子発振させた信号を矩形波に波
形整形または分周し、約５０％のデユーティ−を有する
矩形波としたものとする。

第１図は、本発明の要部を示す単位回路Ｂであり、入力
信号Ｂ１２を入力とし、出力信号Ｂ１８を出力するイン
バーター８１．Ｂ２からなる遅延回路と、同遅延回路の
遅延時間に影響を与えずに、入力信号Ｂ１２の同相およ
び逆相の信号を得るためのインバーターＢ３およびＢ５
．インバーターＢ３の出力Ｂ４を入力信号とし、入力同
相出力がＢ８、入力逆相出力がＢ９であり、クロック信
号Ｂ１５がハイレベルのとき入力を読み込み、ローレベ
ルのとき記憶するデーターラッチＢ７゜前述の入力同相
出力Ｂ８．反転入力Ｂ４．入力信号Ｂ１３を入力とし、
Ｂ１７を出力とする論理積（ＡＮＤ）回路ＢＩＯおよび
前述の入力逆相出力Ｂ９．同相人力Ｂ６．入力信号Ｂ１
４を入力とし、Ｂ１６を出力とするＡＮＤ回路Ｂｌｌか
ら構成される。

第２図は第１図と同等な単位回路Ａ、ＢおよびＣを接続
した構奏である。実用の際は第１図インバーターＢ１お
よびＢ２の信号遅延時間の製造プロセスのばらつきによ
って定まる最小遅延時間を接続単位回路の数だけ加え合
わせた遅延時間が入力信号Ｂ１２の信号周期の１／２よ
り大きくなる段数だけ接続する必要がある。

ここでは、３つの単位回路Ａ、Ｂ、Ｃでの遅延信号が適
当な遅れを持つ場合を例に説明する。このことは、先に
述べた条件だけ単位回路を接続する場合に、適当な遅れ
を持つ単位回路が一つ以上必ず存在するので、全体の動
作説明の代表と考え得ることができるためである。

単位回路は、前段および次段の１８と１２，９と１３，
８と１４なる信号端子を接続する形で接続される。また
、各段の出力１６．１７は論理和（ＯＲ）ゲート１に入
力される。ＯＲゲートまたは複数のゲートにより同等の
論理性を持つゲート群には、接続された単位回路の始端
および終端を除くすべての単位回路Ａ、Ｂ、Ｃの各出力
１６゜１７が入力される。ＯＲゲート１の出力２が、ク
ロック信号１５に位相同期した初段入力信号の出力であ
る。

第３図は第２図の回路の動作を表わしたタイムチャート
であり、各信号は、それぞれ第２図の各信号と対応して
いる。ここでは、第２図の単位回路Ａの前段の単位回路
の入力同期信号を入力とする単位回路Ａの入力端子Ａ１
４が、第３図中のＡ１４に示されるように変化するとし
て、第２図の回路の動作を示した。

以下、本実施例の具体的な動作の説明を行なう。

クロック入力信号Ａ１５が入力されると、単位回路Ａ、
Ｂ、Ｃの中で、データラッチにハイレベルが入力した単
位回路の入力同相出力がハイレベルに、入力逆相出力が
ローレベルになる。第３図に示すクロック入力信号Ａ１
５が入力された場合、単位回路への入力同相出力Ａ８お
よび単位回路Ｂの入力同相出力Ｂ８がハイレベルとなる
。単位回路Ａの出力Ａ１６は前段より出力される入力同
相出力の入力Ａ１４および自段デークラッチの逆相出力
Ａ９がローレベルのため、入力信号Ａ１２の同相信号を
出力しない。また、単位回路Ａの出力Ａ１７は、入力信
号Ａ１４と逆極性の入力信号Ａ１３と、入力同相出力Ａ
８が共にハイレベルのため、入力信号Ａ１２の逆相信号
を出力する。

同様にして他の単位回路Ｂ、Ｃについても、前段のデー
タラッチの入力同相および逆相出力の状態により、それ
ぞれの単位回路の出力１６．１７が、第３図のＢ１６．
Ｂ１７および、Ｃ１６，Ｃ１７のように決まる。

つまり各々の遅延回路からの信号が、前段と自段で同極
性の場合は出力１６．１７からは各段の遅延入力信号の
出力は禁止され、逆極性の場合すなわち遅延入力信号が
、クロック入力信号入力時の変化する変化点である場合
のみ出力が可能となる。したがって、クロック入力信号
が入力された時、ちょうど変化する遅延入力信号が必ず
出力されるようになり、クロック入力信号と同期した入
力信号が得られることになる。この時、出力２は、遅延
入力信号Ａｌ２Ｏ逆相信号すなわち遅延入力信号Ｃ１２
の同相信号を出力し、ちょうど変化点にある遅延入力信
号Ｂ１２に対して１単位回路分遅延した信号となるので
、Ｔｏｒｒ分の誤差は生じるが、実用の範囲で十分率さ
い誤差となるよう単位回路のインバーターの遅延量を選
べば、問題とはならない。

なお、クロック入力信号のデユーティ−が大きい場合は
、クロック信号入力中にデータラッチの出力は遅延入力
信号によって変化するが、ＯＲゲートの出力２の後に、
クロック信号と同期をとり出力を取り出せばよい。

発明の効果 以上のように本発明によれば、入力信号をクロック入力
信号に同期した位相で取り出すことができるため、発振
回路等に用いた場合、非同期の他のクロック信号を作り
出すことができ、従来個別に付属していた発振回路の削
減等が可能となり、これによって限られた半導体集積回
路装置の出力ビンの有効利用および他の発振端子からの
干渉等を軽減することができる優れた半導体集積回路を
実現できるものである。

【図面の簡単な説明】

第１医は本発明の半導体集積回路における基本構成図、
第２図は本発明の実施例における回路の一部を示した回
路構成図、第３図はそのタイムチャートである。 １・・・・・・ＯＲゲート、２・・・・・・出力端子、
Ｂ１．Ｂ２゜Ｂ３．Ｂ５・・・・・・インバーター　Ｂ
７・・・・・・データラッチ、ＢＩＯ，Ｂｌｌ・・・・
・・ＡＮＤ回路。 代理人の氏名　弁理士　粟野重孝　ほか１名第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 入力信号の遅延回路と、前記入力信号のタイミングで保
   持される記憶回路と、前記記憶回路の状態を前記入力信
   号のタイミングで判定する少なくとも１つの論理積回路
   とで構成される単位回路を複数段に結合し、前記各段単
   位回路の論理積回路からの信号を互いに加算する論理和
   回路をそなえた任意位相抽出回路。