JPH02312153A - 半導体トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体トランジスタの製造方法に関し、更に
詳しくは、半導体集積回路においてスイッチング素子と
して用いられるトランジスタの高速度化に関するもので
ある。

（ロ）従来の技術 半導体トランジスタの構造として現在量ら広く用いられ
ているのはＭＯＳ構造のトランジスタである（例えばＳ
、Ｍ、Ｓｚｅ　Ｐｈｙｓｉｃｓ　ｏｒ　Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒＤｅｖｉｃｅｓ　Ｐ、４３１〜５１０参照
）。

その動作原理は、リン（Ｐ）またはホウ素（Ｂ）をＳｉ
単結晶表面に拡散さけて形成したソース、ドレイン間に
両者間に位置するゲートの印加電圧を変化させることで
反転層を形成させ、電子又は正孔を反転層を通して流す
ことでオン・オフ動作を実現させるものである。

（ハ）発明が解決しようとする課題 従来の上記のごとき半導体トランジスタでは、Ｓｉ単結
晶からなる固体中を電子または正孔が走行するから、こ
れら電子、正孔は固体中で格子振動による散乱や不純物
による散乱を受け、その分、スイッチング速度が低下す
るのを避は難い。

この問題を解決するための手段として半導体表面層に真
空管を形成し、真空中の電子を制御する技術が考えられ
ている（例えば、応用物理ＶＯ１，５７Ｎｏ、９（１９
８８）Ｐ、１４２１〜Ｐ、　１４２２参照１日経マイク
ロデバイス１９８８年８月号Ｐ、７０〜Ｐ、７１参照）
。

本発明は、従来の半導体製造プロセスに適用することが
可能な方法で半導体表面層に真空中で電子を走行させる
構造のトランジスタを形成し、従来の半導体トランジス
タでは避けられない電子の散乱によるスイッチング速度
の低下を解消して素子の高速化をおこなうようにする製
造方法をｔＵｔ−することを目的とするものである。

（ニ）課題を解決するための手段 この発明は、シリコン基板上に、ソース、ドレインおよ
びゲートの役割をする各不純物領域を形成し、続いて熱
酸化をおこなって酸化シリコン膜を形成し、所定のパタ
ーンを有するマスク膜を用いて酸化シリコン膜とシリコ
ン基板を除去することによってシリコン基板表面に上記
各不純物領域の側壁に空隙を介して対向する突起部を有
する空洞を形成し、次に、その空洞内部に内壁および底
壁に沿って仕事関数の小さい金属を積層し、しかろ後、
上面に酸化シリコン膜を有する上記シリコ　　　　　　
□ン基板に、全面に酸化シリコン膜を有するシリコン基
板をこれら酸化シリコン膜の表面同志を高真空中にて接
着して張り合わせ、上記空洞内を高真空にし、続いて接
着したシリコン基板を除去した後、上記各不純物領域上
の上記接着された画成化シリコン膜を窓開けした後、除
去して開孔を形成し、これら開孔を介して上記各突起に
接続されろ電極を形成することを特徴とする半導体トラ
ンジスタの製造方法である。

すなわち、この発明は、シリコン基板表面に、ソース、
ドレインおよびゲートの役割をする突起を有した空洞を
形成し、空洞内部を仕事関数の低い金属で覆った後、高
真空中で空洞にフタをして、電流を高真空中の空洞内で
制御するようにするものである。

この発明における空洞は、シリコン基板上に熱酸化膜を
形成した後に公知の反応性イオンエツチングを用いて所
定領域を除去して形成できる。

この発明において、空洞内部の金属被覆はタングステン
（Ｗ）の選択成長や、その曲選択成長が可能な高融点金
属膜でおこないうる。

この発明において、空洞に蓋をするには、表面にシリコ
ン酸化膜を有するＳｉの平面ウェハーを空洞を掘っであ
る表面にシリコン酸化膜を有するＳｔ！仮に画成化膜の
表面同志を高真空中で貼り合わせ、平面ウェーハーのシ
リコン部分のみを研磨およびイオンエツチング又はウェ
ットエツチングによって除去す４方法を用いている。

さらに、空洞内の真空塵は、Ｉ　Ｏ−’Ｔｏｒｒ以上の
高真空が好ましい。

シリコン基板の表面層に真空中で電子を走らせることの
できる構造のトランジスタを形成するには、 （ｉ）まず、シリコン基板にリン（Ｐ）をソース、ドレ
イン、ゲートになる部分にドーピングしく第１図参照）
、 （ｉｉ）次に、シリコン表面を熱酸化して９ｔＯｚ膜を
形成した後、フォトリソグラフィによって５ｔｏＪｌ！
をバターニングして異方性プラズマエツチングで空洞を
形成する（第２図参照）。

（ｉｉｉ）フォトレジストを除去後、空洞内部にタング
ステン（Ｗ）を選択成長させ、第３図に示すように空洞
内部のみをタングステン層で覆う（日経マイクロデバイ
ス１９８８年５月号Ｐ６６〜Ｐ６８参照）。

（ｉｖ）このあとで、第４図°に示すように、空洞の上
に、熱酸化膜のついたシリコン基板を高真空中で貼り合
わせる。この貼り合わせは、加熱、電圧印加の条件下で
行うことができる（応用物理学会結晶工学分科会第５回
結晶工学　予稿集１９８８年７月１５日Ｐ、３５〜Ｐ、
３８参照、日経マイクロデバイス１９８８年３月号Ｐ、
９２〜Ｐ、９５参照）。

（ｖ）貼り合わせたウェーハーのシリコン部分は、機械
的な研磨でうずくした後Ｓｔｏｗとの選択比の大きい（
即ち、Ｓ　ｉ　Ｏを膜がエツチングされにくい）プラズ
マエツチング又はウェットエツチングでけずりとる（第
５図参照）。

（ＶＩ）最後に、フォトリソグラフィーとプラズマエツ
チングでソース、ドレインおよびゲート部分にコンタク
トの穴をあけて電極を形成する（第６図参照）。

このようにして真空中で電子を走らせる構造のトランジ
スタがシリコン表面層に形成される。

（ホ）作用 内壁に、ソース、ドレイン、ゲートのそれぞれの役割を
する突起を有する高真空の空洞をシリコン基板表面層に
形成し、電流を高真空中で制御して素子のオン・オフ動
作を行うようにしたことから、各突起間を走行する電子
か散乱されることかなく、これにより素子の高速化を図
ることができるととらに、シリコン基板の固体中を電子
、正孔が走行する従来のように微細化を妨害するおそれ
のある短チヤネル効果、挟チャネル効果あるいはホット
エレクトロン効果などが発生することがなく、素子の高
集積化を図ることができる。

（へ）実施例 この発明を第１図ないし第１Ｏ図に示す実施例に基づき
詳述する。しかし、これによってこの発明が限定される
ものではない。

第６図において、半導体トランジスタは、シリコン基板
ｌの所定領域にｌＯ−＠〜ｌ　Ｏ−’Ｔｏｒｒ程度の高
真空の空洞１０７’ｌ＜５ｔＯｔ膜５を介してＳｉＯ２
膜９の蓋によって形成されている。この空洞１０は、上
記所定領域の周囲３ｍ所にそれぞれソース、ドレインお
よびゲートの役割をするリン・ドープの拡散層２．４お
工び３を有するとともに、内部のそれぞれソース側の側
壁１０ａ、　　ドレイン側の側壁ｔａｂおよびゲート側
の側壁１０ｃに、突起２０．２１および２２を有する［
第９図（ｂ）参照］。さらに、その空洞内の側壁および
底壁に沿って１０００人程度０タングステン膜７が形成
されているし第３．１０図参照］。

そして、上記拡散層２．４および３上の両５ｉＯ１膜５
．９が開孔されて形成された開孔部２３゜２４および２
５を介して各突起２０，２１．２２に対応するＷ膜に接
続する電極Ｉｔ、１３および１２が形成される。

次に製造方法について説明する。

まず、シリコンウェーハー■にフォトリソグラフィーで
レジストを用いてソース２、ゲート３、ドレイン４にな
る場所にフォトレジストの窓をあけ、リン（Ｐ）をイオ
ン注入により打ち込み、フォトレジストを除去後、シリ
コンウェーハー１を熱酸化により１０００人酸化してＳ
ｔｏｗ膜５を形成する。この熱酸化はリンの活性化のた
めのアニールをかねている。

再びフォトリソグラフィーで空洞形成用の所定パターン
を有するレジスト６を用いて、第２図に示すような形状
の空洞１０を形成する。この際、５ｒＯｔ膜５および基
板１のシリコンのエツチングを反応性イオンエツチング
（ＲＩ　Ｅ）で行う。

ここで、ＳｉＯ＊膜５のエツチングには例えばＣＨＦ、
ガスを用い、シリコン基ｉｔのエツチングには例えばＳ
　Ｆ　噛＋　ＣＣ１４系のガスを用いて行うことができ
る。

そして、フォトレジスト６を除去後に、例えばＳｔ＊Ｈ
ｓを還元ガスとして用いるＷＦ、によるタングステンの
選択成長によって、空洞１０の内部のシリコン露出部の
みにタングステンを１０００人程度成長させる（第３図
参照）。

次に、表面を５０００人程度酸化して形成された５ｔａ
Ｘ膜９を有する他のシリコンウェーハー８を１０−”〜
１０−’Ｔｏｒｒ程度の高真空中で両Ｓｔｏｗ１［ｉ５
，９を向かい合せて貼り合わせる（第４図参照）。この
貼り合わせは、両ウェーハーｌおよび８を８００℃程度
に加熱して、±２５０ｖ程度のパルス電圧を印加するこ
と、で行うことができる。

次に、貼り合わせたシリコンウェーハー（表面に５００
０人の酸化膜をつけたウェーハー）８の裏面側のシリコ
ン基板部分８ａをまず機賊的な研磨で削り、その後酸化
膜９を傷つけないように、酸化膜９との選択比の高いつ
エツトエツチング又は、プラズマエツチングで残りの表
面側のシリコン基板部分８ｂを削る（第５図参照）。

最後に、フォトリソグラフィーで、ソース、ゲート、ド
レイン部分の５ｉｎｓ膜５．９の部分に窓をあけ、この
Ｓ　ｉ　Ｏ！＠５　、９をウェット又はプラズマエツチ
ングで除去することによってそれぞれ開孔部２３，２５
．２４を形成し、これら開孔部を介して、例えば、ＡＩ
の電極１１，１２゜１３を形成する。

このトランジスタの動作は、ソース電極１１、ドレイン
ＩＩ極１３間に電圧Ｖ。をかけることでソース２のタン
グステン（Ｗ）表面２０より真空中に飛び出しドレイン
４に到達する電子をゲート電極【２に電圧ｖＧをかけて
調整するものである。

このように本実施例では従来のＭＯＳ構造のトランジス
タと同様に、ゲート電圧によりトランジスタのオン・オ
フ動作を行うことができる。

オンの状態はドレイン電圧が正（Ｖ、＞Ｏで、’７’−
ト’ｉ［ｇ＋２に電圧ヲ７’ｌ’＋＋す１．１　（ＶＧ
＝　Ｏ）　場合で、この時、ソース２から飛び出した電
子は真空空洞中を走り、ドレイン４に達する（第７図参
照）。

オフの状態は、ドレイン電圧が正（ＶＯ＞Ｏ）で、ゲー
トにも正の電圧をかけた（ＶＩｌ、＞Ｏ）場合で、この
時、ソース２から飛び出した電子はゲート３に引き寄せ
られドレイン４に達することができない（第８図参照）
。

（ト）発明の効果 以上のようにこの発明によれば、内壁に、ソース、ドレ
イン、ゲートのそれぞれの役割をする突起を有する高真
空の空洞をシリコン基板表面層に形成し、電流を高真空
中で制御して素子のオン・オフ動作を行うようにしたこ
とから、各突起間を走行する電子が散乱されることがな
く、これにより素子の高速化を図ることができろととも
に、シリコンウェハーの固体中を電子、正孔が走行する
従来素子のように場合に微細化を妨害するおそれのある
短チヤネル効果、決チャネル効果あるいはホットエレク
トロン効果などが発生することがなく、素子の高集積化
を図ることができる。

また本発明によるトランジスタ形成工程は、従来のＭＯ
９構造トランジスタ形成工程に容易に組み入れることが
可能であり工業的量産にも耐えうろらのであり、産業上
多大の効果を奏す。

【図面の簡単な説明】

第１図〜第６図はこの発明の一実施例を説明するための
製造工程説明図、第７図および第８図はそれぞれ上記実
施例によって製造されたトランジスタのオン状態および
オフ状態を示す説明図、第９図（ａ）および（ｂ）はそ
れぞれ第２図における概略平面図および概略斜視図、第
１Ｏ図は第３図における概略平面図である。 １・・・・・・シリコン基板、 ２・・・・・・拡散層（ソース）、 ３・・・・・・拡散層（ゲート）、 ４・・・・・・拡散層（ドレイン）、 ５・・・・・・５ｉｎｓ膜１酸化膜）、６・・・・・・
フォトレジスト、 ７・・・・・タングステン膜、 ８・・・・・・シリコン基板、 ９・・・・・ＳｉＯｘ膜（熱酸化膜）、１０・・・・・
・空洞、１１・・・・・・ソース電極、１２・・・・・
・ゲート電極、１３・・・・・・ドレイン電極、２０．
２１．２２・・・・・・突起、 ２３．２４．２５・・・・・・開孔部。 ｆｆ１１２Ｆ 、壬↓挟− 工 ｓｒ３　　階 Ｉ！Ｉ　４　オ ！！５　　ツ １′／ 雷　６５ｆｆ ｌ［７７ Ｍ２Ｏ閃 笥９　ｍ（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板上に、ソース、ドレインおよびゲート
   の役割をする各不純物領域を形成し、続いて熱酸化をお
   こなって酸化シリコン膜を形成し、 所定のパターンを有するマスク膜を用いて酸化シリコン
   膜とシリコン基板を除去することによってシリコン基板
   表面に上記各不純物領域の側壁に空隙を介して対向する
   突起部を有する空洞を形成し、 次に、その空洞内部に内壁および底壁に沿って仕事関数
   の小さい金属を積層し、 しかる後、上面に酸化シリコン膜を有する上記シリコン
   基板に、全面に酸化シリコン膜を有するシリコン基板を
   これら酸化シリコン膜の表面同志を高真空中にて接着し
   て張り合わせ、上記空洞内を高真空にし、 続いて接着したシリコン基板を除去した後、上記各不純
   物領域上の上記接着された両酸化シリコン膜を窓開けし
   た後、除去して開孔を形成し、これら開孔を介して上記
   各突起に接続される電極を形成することを特徴とする半
   導体トランジスタの製造方法。