JPH0812763B2 - 半導体トランジスタの製造方法 - Google Patents
半導体トランジスタの製造方法Info
- Publication number
- JPH0812763B2 JPH0812763B2 JP13374189A JP13374189A JPH0812763B2 JP H0812763 B2 JPH0812763 B2 JP H0812763B2 JP 13374189 A JP13374189 A JP 13374189A JP 13374189 A JP13374189 A JP 13374189A JP H0812763 B2 JPH0812763 B2 JP H0812763B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- silicon
- cavity
- film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Cold Cathode And The Manufacture (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体トランジスタの製造方法に関し、更
に詳しくは、半導体集積回路においてスイッチング素子
として用いられるトランジスタの高速度化に関するもの
である。
に詳しくは、半導体集積回路においてスイッチング素子
として用いられるトランジスタの高速度化に関するもの
である。
（ロ）従来の技術 半導体トランジスタの構造として現在最も広く用いら
れているのはMOS構造のトランジスタである（例えばS.
M.Sze Physics of Semiconductor Devices P.431〜510
参照）。
れているのはMOS構造のトランジスタである（例えばS.
M.Sze Physics of Semiconductor Devices P.431〜510
参照）。
その動作原理は、リン（Ｐ）またはホウ素（Ｂ）をSi
単結晶表面に拡散させて形成したソース、ドレイン間に
両者間に位置するゲートの印加電圧を変化させることで
反転層を形成させ、電子又は正孔を反転層を通して流す
ことでオン・オフ動作を実現させるものである。
単結晶表面に拡散させて形成したソース、ドレイン間に
両者間に位置するゲートの印加電圧を変化させることで
反転層を形成させ、電子又は正孔を反転層を通して流す
ことでオン・オフ動作を実現させるものである。
（ハ）発明が解決しようとする課題 従来の上記のごとき半導体トランジスタでは、Si単結
晶からなる固体中を電子または正孔が走行するから、こ
れら電子、正孔は固体中で格子振動による散乱や不純物
による散乱を受け、その分、スイッチング速度が低下す
るのを避け難い。
晶からなる固体中を電子または正孔が走行するから、こ
れら電子、正孔は固体中で格子振動による散乱や不純物
による散乱を受け、その分、スイッチング速度が低下す
るのを避け難い。
この問題を解決するための手段として半導体表面層に
真空管を形成し、真空中の電子を制御する技術が考えら
れている（例えば、応用物理Vol.57 No.9（1988）P.142
1〜P.1422参照，日経マイクロデバイス1988年８月号P.7
0〜P.71参照）。
真空管を形成し、真空中の電子を制御する技術が考えら
れている（例えば、応用物理Vol.57 No.9（1988）P.142
1〜P.1422参照，日経マイクロデバイス1988年８月号P.7
0〜P.71参照）。
本発明は、従来の半導体製造プロセスに適用すること
が可能な方法で半導体表面層に真空中で電子を走行させ
る構造のトランジスタを形成し、従来の半導体トランジ
スタでは避けられない電子の散乱によるスイッチング速
度の低下を解消して素子の高速化をおこなうようにする
製造方法を提供することを目的とするものである。
が可能な方法で半導体表面層に真空中で電子を走行させ
る構造のトランジスタを形成し、従来の半導体トランジ
スタでは避けられない電子の散乱によるスイッチング速
度の低下を解消して素子の高速化をおこなうようにする
製造方法を提供することを目的とするものである。
（ニ）課題を解決するための手段 この発明は、シリコン基板上に、ソース、ドレインお
よびゲートの役割をする各不純物領域を形成し、続いて
熱酸化を行って、前記シリコン基板上全面に酸化シリコ
ン膜を形成し、所定のパターンを有するマスク膜を用い
て、前記酸化シリコン膜とシリコン基板の一部を除去す
ることによって、シリコン基板表面に、上記各不純物領
域の側壁に空隙を介して対向する突起部を有する空洞を
形成し、しかる後、上面に酸化シリコン膜を有する上記
シリコン基板に、全面に酸化シリコン膜を有するシリコ
ン基板を、これら酸化シリコン膜の表面同志が接着する
ように高真空中にて張り合わせて、上記空洞内を高真空
にし、続いて、接着したシリコン基板を除去した後、上
記各不純物領域上の上記接着された両酸化シリコン膜の
一部を除去して開孔を形成し、これら開孔を介して上記
各突起に接続される電極を形成する半導体トランジスタ
の製造方法である。
よびゲートの役割をする各不純物領域を形成し、続いて
熱酸化を行って、前記シリコン基板上全面に酸化シリコ
ン膜を形成し、所定のパターンを有するマスク膜を用い
て、前記酸化シリコン膜とシリコン基板の一部を除去す
ることによって、シリコン基板表面に、上記各不純物領
域の側壁に空隙を介して対向する突起部を有する空洞を
形成し、しかる後、上面に酸化シリコン膜を有する上記
シリコン基板に、全面に酸化シリコン膜を有するシリコ
ン基板を、これら酸化シリコン膜の表面同志が接着する
ように高真空中にて張り合わせて、上記空洞内を高真空
にし、続いて、接着したシリコン基板を除去した後、上
記各不純物領域上の上記接着された両酸化シリコン膜の
一部を除去して開孔を形成し、これら開孔を介して上記
各突起に接続される電極を形成する半導体トランジスタ
の製造方法である。
すなわち、この発明は、シリコン基板表面に、ソー
ス、ドレインおよびゲートの役割をする突起を有した空
洞を形成し、空洞内部を仕事関数の低い金属で覆った
後、高真空中で空洞にフタをして、電流を高真空中の空
洞内で制御するようにするものである。
ス、ドレインおよびゲートの役割をする突起を有した空
洞を形成し、空洞内部を仕事関数の低い金属で覆った
後、高真空中で空洞にフタをして、電流を高真空中の空
洞内で制御するようにするものである。
この発明における空洞は、シリコン基板上に熱酸化膜
を形成した後に公知の反応性イオンエッチングを用いて
所定領域を除去して形成できる。
を形成した後に公知の反応性イオンエッチングを用いて
所定領域を除去して形成できる。
この発明において、空洞内部の金属被覆はタングステ
ン（Ｗ）の選択成長や、その他選択成長が可能な高融点
金属膜でおこないうる。
ン（Ｗ）の選択成長や、その他選択成長が可能な高融点
金属膜でおこないうる。
この発明において、空洞に蓋をするには、表面にシリ
コン酸化膜を有するSiの平面ウェハーを空洞を掘ってあ
る表面にシリコン酸化膜を有するSi基板に両酸化膜の表
面同志を高真空中で貼り合わせ、平面ウェーハーのシリ
コン部分のみを研磨およびイオンエッチング又はウェッ
トエッチングによって除去する方法を用いている。
コン酸化膜を有するSiの平面ウェハーを空洞を掘ってあ
る表面にシリコン酸化膜を有するSi基板に両酸化膜の表
面同志を高真空中で貼り合わせ、平面ウェーハーのシリ
コン部分のみを研磨およびイオンエッチング又はウェッ
トエッチングによって除去する方法を用いている。
さらに、空洞内の真空度は、10-4Torr以上の高真空が
好ましい。
好ましい。
シリコン基板の表面積に真空中で電子を走らせること
のできる構造のトランジスタを形成するには、 （ｉ）まず、シリコン基板にリン（Ｐ）をソース、ドレ
イン、ゲートになる部分にドーピングし（第１図参
照）、 （ii）次に、シリコン表面を熱酸化してSiO2膜を形成し
た後、フォトリソグラフィによってSiO2膜をパターニン
グして異方性プラズマエッチングで空洞を形成する（第
２図参照）。
のできる構造のトランジスタを形成するには、 （ｉ）まず、シリコン基板にリン（Ｐ）をソース、ドレ
イン、ゲートになる部分にドーピングし（第１図参
照）、 （ii）次に、シリコン表面を熱酸化してSiO2膜を形成し
た後、フォトリソグラフィによってSiO2膜をパターニン
グして異方性プラズマエッチングで空洞を形成する（第
２図参照）。
（iii）フォトレジストを除去後、空洞内部にタングス
テン（Ｗ）を選択成長させ、第３図に示すように空洞内
部のみをタングステン層で覆う（日経マイクロデバイス
1988年５月号P66〜P68参照）。
テン（Ｗ）を選択成長させ、第３図に示すように空洞内
部のみをタングステン層で覆う（日経マイクロデバイス
1988年５月号P66〜P68参照）。
（iv）このあとで、第４図に示すように、空洞の上に、
熱酸化膜のついたシリコン基板を高真空中で貼り合わせ
る。この貼り合わせは、加熱、電圧印加の条件下で行う
ことができる（応用物理学会結晶工学分科会第５回結晶
工学 予稿集1988年７月15日P.35〜P.38参照、日経マイ
クロデバイス1988年３月号P.92〜P.95参照）。
熱酸化膜のついたシリコン基板を高真空中で貼り合わせ
る。この貼り合わせは、加熱、電圧印加の条件下で行う
ことができる（応用物理学会結晶工学分科会第５回結晶
工学 予稿集1988年７月15日P.35〜P.38参照、日経マイ
クロデバイス1988年３月号P.92〜P.95参照）。
（Ｖ）貼り合わせたウェーハーのシリコン部分は、機械
的な研磨でうすくした後SiO2との選択比の大きい（即
ち、SiO2膜がエッチングされにくい）プラズマエッチン
グ又はウェットエッチングでけずりとる（第５図参
照）。
的な研磨でうすくした後SiO2との選択比の大きい（即
ち、SiO2膜がエッチングされにくい）プラズマエッチン
グ又はウェットエッチングでけずりとる（第５図参
照）。
（VI）最後に、フォトリソグラフィーとプラズマエッチ
ングでソース、ドレインおよびゲート部分にコンタクト
の穴をあけて電極を形成する（第６図参照）。
ングでソース、ドレインおよびゲート部分にコンタクト
の穴をあけて電極を形成する（第６図参照）。
このようにして真空中で電子を走らせる構造のトラン
ジスタがシリコン表面層に形成される。
ジスタがシリコン表面層に形成される。
（ホ）作用 内壁に、ソース、ドレイン、ゲートのそれぞれの役割
をする突起を有する高真空の空洞をシリコン基板表面層
に形成し、電流を高真空中で制御して素子のオン・オフ
動作を行うようにしたことから、各突起間を走行する電
子が散乱されることがなく、これにより素子の高速化を
図ることができるとともに、シリコン基板の固体中を電
子、正孔が走行する従来のように微細化を妨害するおそ
れのある短チャネル効果、狭チャネル効果あるいはホッ
トエレクトロン効果などが発生することがなく、素子の
高集積化を図ることができる。
をする突起を有する高真空の空洞をシリコン基板表面層
に形成し、電流を高真空中で制御して素子のオン・オフ
動作を行うようにしたことから、各突起間を走行する電
子が散乱されることがなく、これにより素子の高速化を
図ることができるとともに、シリコン基板の固体中を電
子、正孔が走行する従来のように微細化を妨害するおそ
れのある短チャネル効果、狭チャネル効果あるいはホッ
トエレクトロン効果などが発生することがなく、素子の
高集積化を図ることができる。
また、本発明の半導体トランジスタの製造方法によれ
ば、従来のMOS構造トランジスタの形成工程に、容易に
組み入れられる。
ば、従来のMOS構造トランジスタの形成工程に、容易に
組み入れられる。
（ヘ）実施例 この発明を第１図ないし第10図に示す実施例に基づき
詳述する。しかし、これによってこの発明が限定される
ものではない。
詳述する。しかし、これによってこの発明が限定される
ものではない。
第６図において、半導体トランジスタは、シリコン基
板１の所定領域に10-6〜10-7Torr程度の高真空の空洞10
がSiO2膜５を介してSiO2膜９の蓋によって形成されてい
る。この空洞10は、上記所定領域の周囲３箇所にそれぞ
れソース、ドレインおよびゲートの役割をするリン・ド
ープの拡散層2,4および３を有するとともに、内部のそ
れぞれソース側の側壁10a、ドレイン側の側壁10bおよび
ゲート側の側壁10cに、突起20,21および22を有する［第
９図（ｂ）参照］。さらに、その空洞内の側壁および底
壁に沿って1000Å程度のタングステン膜７が形成されて
いる［第3,10図参照］。
板１の所定領域に10-6〜10-7Torr程度の高真空の空洞10
がSiO2膜５を介してSiO2膜９の蓋によって形成されてい
る。この空洞10は、上記所定領域の周囲３箇所にそれぞ
れソース、ドレインおよびゲートの役割をするリン・ド
ープの拡散層2,4および３を有するとともに、内部のそ
れぞれソース側の側壁10a、ドレイン側の側壁10bおよび
ゲート側の側壁10cに、突起20,21および22を有する［第
９図（ｂ）参照］。さらに、その空洞内の側壁および底
壁に沿って1000Å程度のタングステン膜７が形成されて
いる［第3,10図参照］。
そして、上記拡散層2,4および３上の両SiO2膜5,9が開
孔されて形成された開孔部23,24および25を介して各突
起20,21,22に対応するＷ膜に接続する電極11,13および1
2が形成される。
孔されて形成された開孔部23,24および25を介して各突
起20,21,22に対応するＷ膜に接続する電極11,13および1
2が形成される。
次に製造方法について説明する。
まず、シリコンウェーハー１にフォトリソグラフィー
でレジストを用いてソース２、ゲート３、ドレイン４に
なる場所にフォトレジストの窓をあけ、リン（Ｐ）をイ
オン注入により打ち込み、フォトレジストを除去後、シ
リコンウェーハー１を熱酸化により1000Å酸化してSiO2
膜５を形成する。この熱酸化はリンの活性化のためのア
ニールをかねている。
でレジストを用いてソース２、ゲート３、ドレイン４に
なる場所にフォトレジストの窓をあけ、リン（Ｐ）をイ
オン注入により打ち込み、フォトレジストを除去後、シ
リコンウェーハー１を熱酸化により1000Å酸化してSiO2
膜５を形成する。この熱酸化はリンの活性化のためのア
ニールをかねている。
再びフォトリソグラフィーで空洞形成用の所定パター
ンを有するレジスト６を用いて、第２図に示すような形
状の空洞10を形成する。この際、SiO2膜５および基板１
のシリコンのエッチングを反応性イオンエッチング（RI
E）で行う。ここで、SiO2膜５のエッチングには例えばC
HF3ガスを用い、シリコン基板１のエッチングには例え
ばSF6＋CCl4系のガスを用いて行うことができる。
ンを有するレジスト６を用いて、第２図に示すような形
状の空洞10を形成する。この際、SiO2膜５および基板１
のシリコンのエッチングを反応性イオンエッチング（RI
E）で行う。ここで、SiO2膜５のエッチングには例えばC
HF3ガスを用い、シリコン基板１のエッチングには例え
ばSF6＋CCl4系のガスを用いて行うことができる。
そして、フォトレジスト６を除去後に、例えばSi2H6
を還元ガスとして用いるWF6によるタングステンの選択
成長によって、空洞10の内部のシリコン露出部のみにタ
ングステンを1000Å程度成長させる（第３図参照）。
を還元ガスとして用いるWF6によるタングステンの選択
成長によって、空洞10の内部のシリコン露出部のみにタ
ングステンを1000Å程度成長させる（第３図参照）。
次に、表面を5000Å程度酸化して形成されたSiO2膜９
を有する他のシリコンウェーハー８を10-6〜10-7Torr程
度の高真空中で両SiO2膜5,9を向かい合せて貼り合わせ
る（第４図参照）。この貼り合わせは、両ウェーハー１
および８を800℃程度に加熱して、±250V程度のパルス
電圧を印加することで行うことができる。
を有する他のシリコンウェーハー８を10-6〜10-7Torr程
度の高真空中で両SiO2膜5,9を向かい合せて貼り合わせ
る（第４図参照）。この貼り合わせは、両ウェーハー１
および８を800℃程度に加熱して、±250V程度のパルス
電圧を印加することで行うことができる。
次に、貼り合わせたシリコンウェーハー（表面に5000
Åの酸化膜をつけたウェーハー）８の裏面側のシリコン
基板部分8aをまず機械的な研磨で削り、その後酸化膜９
を傷つけないように、酸化膜９との選択比の高いウェッ
トエッチング又は、プラズマエッチングで残りの表面側
のシリコン基板部分8bを削る（第５図参照）。
Åの酸化膜をつけたウェーハー）８の裏面側のシリコン
基板部分8aをまず機械的な研磨で削り、その後酸化膜９
を傷つけないように、酸化膜９との選択比の高いウェッ
トエッチング又は、プラズマエッチングで残りの表面側
のシリコン基板部分8bを削る（第５図参照）。
最後に、フォトリソグラフィーで、ソース、ゲート、
ドレイン部分のSiO2膜5,9の部分に窓をあけ、このSiO2
膜5,9をウェット又はプラズマエッチングで除去するこ
とによってそれぞれ開孔部23,25,24を形成し、これら開
孔部を介して、例えば、Alの電極11,12,13を形成する。
ドレイン部分のSiO2膜5,9の部分に窓をあけ、このSiO2
膜5,9をウェット又はプラズマエッチングで除去するこ
とによってそれぞれ開孔部23,25,24を形成し、これら開
孔部を介して、例えば、Alの電極11,12,13を形成する。
このトランジスタの動作は、ソース電極11、ドレイン
電極13間に電圧VDをかけることでソース２の突起20より
真空中に飛び出しドレイン４に到達する電子をゲート電
極12に電圧VGをかけて調整するものである。
電極13間に電圧VDをかけることでソース２の突起20より
真空中に飛び出しドレイン４に到達する電子をゲート電
極12に電圧VGをかけて調整するものである。
このように本実施例では従来のMOS構造のトランジス
タと同様に、ゲート電圧によりトランジスタのオン・オ
フ動作を行うことができる。
タと同様に、ゲート電圧によりトランジスタのオン・オ
フ動作を行うことができる。
オンの状態はドレイン電圧が正（VD＞０）で、ゲート
電極12に電圧をかけない（VG＝０）場合で、この時、ソ
ース２から飛び出した電子は真空空洞中を走り、ドレイ
ン４に達する（第７図参照）。
電極12に電圧をかけない（VG＝０）場合で、この時、ソ
ース２から飛び出した電子は真空空洞中を走り、ドレイ
ン４に達する（第７図参照）。
オフの状態は、ドレイン電圧が正（VD＞０）で、ゲー
トにも正の電圧をかけた（VD＞０）場合で、この時、ソ
ース２から飛び出した電子はゲート３に引き寄せられド
レイン４に達することができない（第８図参照）。
トにも正の電圧をかけた（VD＞０）場合で、この時、ソ
ース２から飛び出した電子はゲート３に引き寄せられド
レイン４に達することができない（第８図参照）。
（ト）発明の効果 以上のようにこの発明の半導体トランジスタの製造方
法によれば、内壁に、ソース、ドレイン、ゲートのそれ
ぞれの役割をする突起を有する高真空の空洞をシリコン
基板表面層に形成し、電流を高真空中で制御して素子の
オン・オフ動作を行うようにしたことから、各突起間を
走行する電子が散乱されることがなく、これにより素子
の高速化を図ることができるとともに、シリコンウェハ
ーの固体中を電子、正孔が走行する従来素子のように場
合に微細化を妨害するおそれのある短チャネル効果、狭
チャネル効果あるいはホットエレクトロン効果などが発
生することがなく、素子の高集積化を図ることができ
る。
法によれば、内壁に、ソース、ドレイン、ゲートのそれ
ぞれの役割をする突起を有する高真空の空洞をシリコン
基板表面層に形成し、電流を高真空中で制御して素子の
オン・オフ動作を行うようにしたことから、各突起間を
走行する電子が散乱されることがなく、これにより素子
の高速化を図ることができるとともに、シリコンウェハ
ーの固体中を電子、正孔が走行する従来素子のように場
合に微細化を妨害するおそれのある短チャネル効果、狭
チャネル効果あるいはホットエレクトロン効果などが発
生することがなく、素子の高集積化を図ることができ
る。
また本発明によるトランジスタ形成工程は、従来のMO
S構造トランジスタ形成工程に容易に組み入れることが
可能であり工業的量産にも耐えうるものであり、産業上
多大の効果を奏す。
S構造トランジスタ形成工程に容易に組み入れることが
可能であり工業的量産にも耐えうるものであり、産業上
多大の効果を奏す。
第１図〜第６図はこの発明の一実施例を説明するための
製造工程説明図、第７図および第８図はそれぞれ上記実
施例によって製造されたトランジスタのオン状態および
オフ状態を示す説明図、第９図（ａ）および（ｂ）はそ
れぞれ第２図における概略平面図および概略斜視図、第
10図は第３図における概略平面図である。 １……シリコン基板、 ２……拡散層（ソース）、 ３……拡散層（ゲート）、 ４……拡散層（ドレイン）、 ５……SiO2膜（熱酸化膜）、 ６……フォトレジスト、 ７……タングステン膜、 ８……シリコン基板、 ９……SiO2膜（熱酸化膜）、 10……空洞、11……ソース電極、 12……ゲート電極、13……ドレイン電極、 20,21,22……突起、 23,24,25……開孔部。
製造工程説明図、第７図および第８図はそれぞれ上記実
施例によって製造されたトランジスタのオン状態および
オフ状態を示す説明図、第９図（ａ）および（ｂ）はそ
れぞれ第２図における概略平面図および概略斜視図、第
10図は第３図における概略平面図である。 １……シリコン基板、 ２……拡散層（ソース）、 ３……拡散層（ゲート）、 ４……拡散層（ドレイン）、 ５……SiO2膜（熱酸化膜）、 ６……フォトレジスト、 ７……タングステン膜、 ８……シリコン基板、 ９……SiO2膜（熱酸化膜）、 10……空洞、11……ソース電極、 12……ゲート電極、13……ドレイン電極、 20,21,22……突起、 23,24,25……開孔部。
Claims (1)
- 【請求項１】シリコン基板上に、ソース、ドレインおよ
びゲートの役割をする各不純物領域を形成し、 続いて熱酸化を行って、前記シリコン基板上全面に酸化
シリコン膜を形成し、 所定のパターンを有するマスク膜を用いて、前記酸化シ
リコン膜とシリコン基板の一部を除去することによっ
て、シリコン基板表面に、上記各不純物領域の側壁に空
隙を介して対向する突起部を有する空洞を形成し、 しかる後、上面に酸化シリコン膜を有する上記シリコン
基板に、全面に酸化シリコン膜を有するシリコン基板
を、これら酸化シリコン膜の表面同志が接着するように
高真空中にて張り合わせて、上記空洞内を高真空にし、 続いて、接着したシリコン基板を除去した後、上記各不
純物領域上の上記接着された両酸化シリコン膜の一部を
除去して開孔を形成し、これら開孔を介して上記各突起
に接続される電極を形成することを特徴とする半導体ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13374189A JPH0812763B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13374189A JPH0812763B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312153A JPH02312153A (ja) | 1990-12-27 |
| JPH0812763B2 true JPH0812763B2 (ja) | 1996-02-07 |
Family
ID=15111839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13374189A Expired - Fee Related JPH0812763B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812763B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164365A (ja) * | 1974-12-02 | 1976-06-03 | Hitachi Ltd | |
| NL184589C (nl) * | 1979-07-13 | 1989-09-01 | Philips Nv | Halfgeleiderinrichting voor het opwekken van een elektronenbundel en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
| JP2735118B2 (ja) * | 1987-01-28 | 1998-04-02 | キヤノン株式会社 | 冷陰極真空管 |
| JPH02112131A (ja) * | 1988-07-01 | 1990-04-24 | Matsushita Electron Corp | 電子装置 |
-
1989
- 1989-05-26 JP JP13374189A patent/JPH0812763B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02312153A (ja) | 1990-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5804848A (en) | Field effect transistor having multiple gate electrodes surrounding the channel region | |
| JP4058751B2 (ja) | 電界効果型トランジスタの製造方法 | |
| US4735917A (en) | Silicon-on-sapphire integrated circuits | |
| JP3358544B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2571004B2 (ja) | 薄膜トランジスタ | |
| JPH0812763B2 (ja) | 半導体トランジスタの製造方法 | |
| US5362661A (en) | Method for fabricating thin film transistor | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| GB2345578A (en) | A method of manufacturing a semiconductor device including a trench | |
| JPH09246536A (ja) | 半導体素子 | |
| US6417033B1 (en) | Method of fabricating a silicon island | |
| JPH1167890A (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JP3789179B2 (ja) | 量子化機能素子とそれを用いた量子化機能装置、ならびにそれらの製造方法 | |
| JP2791613B2 (ja) | 半導体装置およびその製造方法 | |
| JP3329627B2 (ja) | 半導体素子 | |
| JPH0225073A (ja) | 半導体素子の製造方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JP3397272B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH11330462A (ja) | 半導体装置の製造方法 | |
| JPH0722606A (ja) | 半導体装置の製造方法 | |
| JPH04354138A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH01202865A (ja) | 半導体装置の製造方法 | |
| JPH09307096A (ja) | シリコン量子細線構造およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |