JPH02307373A

JPH02307373A - インバータの制御装置

Info

Publication number: JPH02307373A
Application number: JP1129946A
Authority: JP
Inventors: Kokutei Chin; 陳　国呈; Yukio Kawa; 川　由紀夫
Original assignee: Kasuga Denki Inc
Current assignee: Kasuga Denki Inc
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1990-12-20
Anticipated expiration: 2010-01-30
Also published as: JPH078146B2; KR920001946B1; US5099408A; KR900019323A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、主回路アームを構成する正側と負側のスイ
ッチング素子にそれぞれフリーホイールダイオードが並
列接続されたインバータに係り、特に、短絡防止期間を
設けたことに起因する電圧降下および波形歪を効果的に
抑制するインバータの制御装置に関するものである。

〔従来の技術〕

この種の電圧形パルス幅変調（以下、パルス幅変調をＰ
ＷＭと略記する）インバータは本来各相アームの正側、
負側のスイッチング素子のうちの一方をオンにし、他方
をオフにすることを原則とするが、実際には短絡防止期
間Ｔ、を設け、この期間は正側、負側のスイッチング素
子を同時にオフすることにより、スイッチング遅れによ
るアーム短絡を防止している。しかし、この短絡防止期
間Ｔｄは正側、負側のスイッチング素子が共にオフして
いる無制御期間であるため、出力端子の電位はフリーホ
イールダイオードを流れる出力電流の極性によって決定
される。

第８図はこのことを示したもので、中点が接地された直
流電源の電圧Ｅを主回路アームの両端に印加し、出力電
流工が正方向に流れている状態で正側、負側のスイッチ
ング素子を共にオフにするとその端子電圧は−Ｅ／２と
なり、反対に出力電流Ｉが負方向に流れている状態で正
側、負側のスイッチング素子を共にオフにするとその端
子電圧は十Ｅ／２となる。

この場合、短絡防止期間Ｔ、は一定に定められているた
め、矩形波状の固定電圧の成分が出力電圧に重畳され、
その分だけ出力電圧の低下および波形歪を招く。このこ
とを第９図を用いて説明する。

すなわち、第゛９図（ａ）に示すように、Ｕ相の出力電
圧Ｖ　に対して位相がαだけ遅れた電流■　が負荷に流
れているものとし、電圧Ｖ　とキｕヤリア波とが比較され、同図（ｂ）に示すように、正側
、負側スイッチング素子に対するＰＷＭパルスＵ、　Ｕ
が生成される。これらのＰＷＭパルスＵ。

０の各立ち上がりは、短絡防止期間Ｔｄだけ遅延せしめ
られ、同図（Ｃ）に示す実際のＰＷＭパルスＵ、Ｕによ
ってスイッチング素子がオン、オフ制御される。従って
、短絡防止期間Ｔ、を設けたことによって同図（ｅ）に
示す電圧が出力電圧波形に重畳され、実際の出力電圧は
同図（ｄ）に示すようになる。このことは、（ｅ）の破
線で示したように、出力電流工　に同期した電圧が正弦
波にｆｆｉ丘したことに相当し、例えば、負荷が増加し
て力率が高くなる程、また、キャリア周波数が高い場合
程出力電圧Ｖ　を減少させると共に、太きな波形歪をも
たらすことになる。

因みに、出力電圧レベルの低い低速領域でモータを運転
した場合、次のような影響が現れる。

（１）軽負荷時の不安定現象を助長する。

（２）力率が高くなる程電圧が低下するため、出力トル
クが減少する。

（３）出力電圧波形歪が大きくなるため、回転リップル
が増大する。

かかる不具合を解消するものとして、例えば、特開昭６
３−２２８９７１号公報に開示されたインバータ制御装
置がある。以下、この制御装置を第１０図および第１１
図を用いて簡単に説明する。

なお、第１０図には三相分の制御回路が示されているが
、ここでは説明の簡単化のためにＵ相に着目して説明す
る。

第１０図において、１は直流電源、２はインバータ主回
路、２Ｕ、２Ｖ、２Ｗｌ；ｉ７−ム、３は負荷としての
誘導電動機、４は出力周波数設定器、５は三相正弦波発
生回路、６Ｕ、６Ｖ、６Ｗは比較器、７は三角波発生回
路、８は同期信号発生回路、９Ｕ、ＩＯＵ、ＩＩＵは遅
延回路、１２Ｕは論理回路、１３Ｕは切替回路、１４は
位相検出器、１５は電流検出器である。

ここで、短絡°防止期間Ｔ、が、第１１図に示すように
、スイッチング素子のオフ遅れ時間Ｔｄｌと回路設計上
で表れてしまうバラツキに対する余裕時間Ｔｄ□とに分
けられるとしてその動作を説明する。

遅延回路９Ｕは比較器６Ｕからの目標スイッチング信号
ＡＩＵを時間Ｔｄ工だけ遅らせて信号Ａ２Ｕを作る。同
様に遅延“回路１０Ｕは信号Ａ２Ｕを時間Ｔｄ工だけ遅
らせて信号Ａ３Ｕを作り、そして、遅延回路１１Ｕは信
号Ａ３Ｕを時間Ｔｄ□遅らせて信号Ａ４Ｕを作る。論理
回路１２Ｕは信号ＡＬＵ、Ａ２Ｕ、Ａ３Ｕ、Ａ４Ｕを入
力とし、出力電流が正方向に流れているモード（以下Ｘ
モードと言う）に用いるものとしてＡ２Ｕ＊Ａ３Ｕの論
理積をとり正側スイッチング素子の駆動信号Ｕ　（Ｂ＋
）を作り、さらに、ＡＩＵ＊Ａ４Ｕの論理積をとり負側
のスイッチング素子の駆動信号Ｕ　（Ｂ−）を作って制
御信号ＸＵとして出力する。

また、出力電流が負方向に流れているモード（以下Ｙモ
ードと言う）に用いるものとしてＡＩＵ＊Ａ４Ｕの論理
積をとり正側スイッチング素子の駆動信号Ｕ（Ｂ＋）を
作り、さらに、Ａ２Ｕ＊に丁■の論理積をとり負側スイ
ッチング素子の駆動信号Ｕ　（Ｂ−）を作って制御信号
ＹＵとして出力する。なお、第１１図にはＸモードにつ
いてのみ示している。切替回路１３Ｕはモード切替信号
ＭＵに応じて、制御信号ＸＵ、ＹＵを交互に選択して駆
動信号Ｕと０とを交互に出力する。位相検出器１４は三
相正弦波発生回路５から与えられるインバータの出力位
相に関する情報と、電流検出器　１５から与えられるＵ
Ｉ１１’Ｊ流のゼロクロス点を表す情報に基づいて、前
述のモードＸとＹとの切替信号ＭＵを発生する。

この場合、Ｕ相アームの正側のトランジスタＵが駆動信
号’［Ｊ（Ｂ＋）に対して実際にＴ、１だけ遅れてオフ
するものとすると目標スイッチング信号ＡＬＵと同じ時
間だけオンになり、出力電圧Ｖｕ−０もこれに追随して
変化する。一方、Ｕ相アームの負側のトランジスタＯに
与えられる駆動信号Ｕ　（Ｂ−）はトランジスタＵに与
えられる駆動信号Ｕ（Ｂ＋）・がオフしてから（Ｔｄｌ
＋Ｔｄ２）だけ遅れてからオンすることになり、アーム
短絡のおそれが完全に抑えられる。また、ここでは詳細
な説明を省略するが、これと同様な制御がモードＹにつ
いても行われる。

この結果、主回路アームの短絡を防止するに必要な短絡
防止期間の存在にもかかわらず、電圧の降下および波形
歪みを充分に低く抑えることができ、電動機駆動に使用
したときでも、トルク変動や騒音のない滑らかな制御が
可能になる。

（発明が解決しようとする課題）上述したインバータの制御装置と同様の機能をＣＰＵに
持たせれば、装置の構成を大幅に簡易化することができ
る。しかし、制御モードの割り付は等を含めた従来装置
の機能をそのまま実現するとすれば、処理量が著しく多
くなり、ディジタル的な方法ではなかなか実現し難いと
いう問題点があった。

この発明は上記の問題点を解決するためになされたもの
で、ディジタル的な方法によっても、短絡防止期間を設
けたことの影響を充分に低く抑えることのできるインバ
ータの制御装置を得ることを目的とする。

〔発明の構成〕

（課題を解決するための手段）この発明は、三相交流のゼロクロス点を検出するゼロク
ロス検出手段と、スイッチング素子のオン、オフに対応
してレベルが変化し、かつ、正側と負側とで互いに反転
したＰＷＭ波を主回路アーム毎に生成するＰＷＭ波生成
手段と、オフからオンへの前記ＰＷＭ波のレベル変化タ
イミングを短絡防止期間だけ遅延させるオンディレィ回
路と、前記ゼロクロス点に基づ、き、他の二相とは逆極
性の電流が流れている一相分の前記ＰＷＭ波の幅を、前
記短絡防止期間の２倍だけ伸縮して前記オンディレィ回
路に加えるパルス幅補正手段とを備え、前記オンディレ
ィ回路の出力によって前記スイッチング素子を制御する
ことを特徴としている。

（作　用）ＰＷＭインバータにおいてキャリア周波数が高くなると
、短絡防止期間を設けたことによって第４図に示すよう
なインパルスが発生する。ここでは、見易くするために
、各インパルスの幅を拡大して表しである。かかるイン
パルスはそれぞれ各キャリア周期に属するが、全体とし
ては破線で示すように余計な矩形波電圧を出力電圧に重
畳することに相当する。この矩形波電圧は出力電流ｌ。

の瞬時値ｉ　が正になる間に負になり、瞬時値ｉ　が負
になる間に正になっている。

今、各キャリア周期に１１６幅の電圧パルスが欠けるこ
とを１−”とし、余ることを“＋”として表したとする
と、三相交流電流ｉ　　、ｉ　　。

ｕ　　　　　ｖｉ　の変化に対応して電圧パルスの「欠け」およりび「余り」は第５図のように表される。すなわち、０＠
〜６０″の区間では、Ｕ相およびＷＷＡにそれ　　　　
　　・ぞれ１１６幅の電圧パルスが欠けるため“−−”
と表され、■相に１１６幅の電圧パルスが余るので“＋
”と表される。また、６０°〜１２０’の区間では、Ｖ
相およびＷ相にそれぞれＩＴ、幅の電圧パルスが余るの
で“＋＋”と表され、Ｕトロに１１４幅の電圧パルスが
欠けるので“−″と表される。以下、６０″毎に順次別
の相に同様な電圧パルスの「欠け」および「余り」が規
則的に発生する。

かかる、電圧パルスの「欠け」および「余り」は、例え
ば、第６図に示したインパルス列を加えたり、減じたり
（パルス幅の伸縮に相当する）すればその影響を除去で
きることになる。しかし、このインパルス列の加減を各
相毎に行ったのでは処理量の軽減にはそれ程役立たない
。

幸いなことに、三相交流においてはＵ、Ｖ、Ｗ各相の電
圧をベクトル的に減算した値が線間電圧として負荷に加
えられるので、三相全てに亘って電圧パルスが欠けるよ
うにしても、あるいは、余るようにしても線間電圧に影
響及ぼさず、波形歪みも低く抑えられる。このためには
、０＠〜６０″の期間、Ｕ相およびＷ相の電圧パルスの
「欠け」をそのままにして、■相の電圧から幅が２Ｔｄ
分の電圧パルスを積極的に削除したとすれば、■柑の短
絡防止期間゛Ｔｄの影響も第７図に示したように“−”
となり。三相分が共に電圧パルスが欠けた状態になる。

また、６０°〜１２０°の間にＵ相の電圧に幅が２Ｔｄ
分の電圧パルスを積極的に加えたとすれば、Ｕ相の短絡
防止期間Ｔｄの影響も第７図に示したように“十〇とな
り。三相分が共に電圧パルスが余った状態になる。この
ように、電気角の６０″毎に、他の二相とは逆極性の電
流が流れている一相分のＰＷＭ波の幅を、電圧の絶対値
が大きくなる方向に２７．分だけ伸縮すれば、少ない処
理量で線間電圧の低下および波形歪を抑制することがで
きる。

本発明はこのことに着目したもので、ＰＷＭ波生酸生成
手段ＷＭ波に対して、池の二相とは逆極性の電流が流れ
ている一相分のＰＷＭ波の幅を、短絡防止期間の２倍だ
け伸縮してオンディレィ回路に加えるパルス幅補正手段
を備えているので、ディジタル的な方法によっても、短
絡防止期間を設けたことの影響を充分に低く抑えること
ができる。

〔実施例〕

第１図はこの発明の一実施例の構成を示すブロック図で
あり、図中、第１０図と同一の要素には同一の符号を付
してその説明を省略する。ここでは、電流検出器１５の
出力に基づいて、ゼロクロス検出器２１がＵ相のゼロク
ロス点を検出し、その検出信号をＣＰＵ２２に加える。

このＣＰＵ２２はソフト的にＰＷＭ波を生成するＰＷＭ
波生酸生成手段２３生成されたＰＷＭ波に対して一相分
のパルス幅を順次補正するパルス幅補正手段２４とを備
えている。このＣＰＵ２２には周知のオンディレィ回路
２５が接続され、ここで、オフからオンに変化するタイ
ミングが短絡防止期間だけ遅延せしめられる。また、オ
ンディレィ回路２５の出力に従って、ドライバ２６がイ
ンバータ主回路２の各スイッチング素子をオン、オフ制
御する構成になっている。

上記のように構成された本実施例の動作を、第２図のフ
ローチャートをも参照して以下に説明する。

先ず、インバー　タ主回路２から出力されるＵ相電流が
電流検出器１５によって検出され、ゼロクロス検出器２
１がそのゼロクロス点を検出してＣＰＵ２２に割込みを
かける。ＣＰＵ２２においては、出力周波数設定器４の
設定値に基づいて、３個のアーム分のＰＷＭ波（第９図
参照）を生成する。その詳細については、各種提案され
周知であるので省略する。一方、パルス幅補正手段２４
はＰＷＭ波とゼロクロス点とに基づいて力率角αを演算
し、電流位相θを演算する。そして、電流位相θに応じ
て、第゛２図のフローチャートに示した処理を実行する
。すなわち、電流位相θが第７図に示した０＠〜６０″
の範囲にあると判定したとき（ステップ１０１）、Ｖ相
のＰＷＭ波の幅を２Ｔｄだけ縮めて（正側を縮め、負側
を伸ばす）、三相の電圧不平衡分を除去する（ステップ
１０２）。

また、電流位相θが第７図に示した６０°〜１２０”の
範囲にあると判定したとき（ステップ１０３）、Ｕ相の
ＰＷＭ波の幅を２Ｔ、だけ伸ばして（正側を伸ばし、負
側を縮める）、三相の電圧不平衡分を除去する（ステッ
プ１０４）。また、これと同様な処理を電流位相角の６
０″毎に実行しくステップ１０５〜１１１）、以後、こ
れと全く同様な処理を繰返す。

この結果、第７図に示したように相電圧が６０″毎に補
正され、短絡防止期間の悪影響が除去される。

第３図（ａ）は短絡防止期間の影響に対して積極的な対
策を購じなかった場合の出力電流波形を０．５Ｈｚ、５
Ｈｚ、２０Ｈｚについて示したものであり、第３図（ｂ
）は本実施例の出力電流波形を０．５Ｈｚ　、５Ｈｚ　
、２０Ｈｚについて示したものである。この図から明ら
かなように、本実施例にあっては出力周波数と関係なく
、電流波形を正弦波に近付けることができている。

また、本実施例にあっては、電流検出器として１相分あ
ればよく、また、電流検出器はゼロクロス点の検出に使
用されるだけとすれば、ＣＴを用いた場合でも飽和型の
もので済むことから装置の小型化が可能である。

さらにまた、この実施例ではＰＷＭ波を三相同時に補償
する必要はないので、例え、高キヤリア周波数の場合で
もＣＰＵのデータ処理が間に合わないというような従来
装置の問題点を解消することができる。

〔発明の効果〕

以上の説明によって明らかなようにこの発明によれば、
ＰＷＭ波に対して他の二相とは逆極性の電流が流れてい
る一相分のＰＷＭ波の幅を、短絡防止期間の２倍だけ伸
縮するパルス幅補正手段を備えているので、ディリタル
的な方法によっても、短絡防止期間を設けたことの影響
を充分に低く抑えることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例の動作を説明するためのフローチャー
ト、第３図（ａ）、　　（ｂ）は同実施例の動作を従来
装置のそれと比較するための波形図、第４図乃至第７図
は本発明の詳細な説明するための波形図、第８図（ａ）
、　　（ｂ）は一般的なＰＷＭインバータの短絡防止期
間の影響を説明するための回路図、第９図は同じく短絡
防止期間の影響を説明するための波形図、第１０図は従
来のインバータの制御装置の構成を示すブロック図、第
１１図はその動作を説明するための波形図である。２・・・インバータ主回路、１５・・・電流検出器、２
１・・・ゼロクロス検出器、２３・・・パルス幅変調波
生成手段、２４・・・パルス幅補正手段、２５・・・オ
ンディレィ回路、２６・・・ドライバ。出願人代理人　　佐　　藤　　−雄第１　図（α）■〉０の場合　　　　Ｃｂ＞Ｉ＜０の場合第８図県９図（ａ）　Ｔｄネ叱賞する前第５（ｂ）本方法による補償した後は第４図第６図第５図第７図第１０図

Claims

【特許請求の範囲】

　正側と負側のスイッチング素子にそれぞれフリーホィ
ールダイオードが並列接続された３個の主回路アームの
両端に直流電圧を印加すると共に、前記スイッチング素
子をオン、オフ制御して前記主回路アームの中間部から
三相交流を取出すインバータにおいて、前記三相交流の
ゼロクロス点を検出するゼロクロス検出手段と、前記ス
イッチング素子のオン、オフに対応してレベルが変化し
、かつ、正側と負側とで互いに反転したパルス幅変調波
を前記主回路アーム毎に生成するパルス幅変調波生成手
段と、オフからオンへの前記パルス幅変調波のレベル変
化タイミングを短絡防止期間だけ遅延させるオンディレ
イ回路と、前記ゼロクロス点に基づき、他の二相とは逆
極性の電流が流れている一相分の前記パルス幅変調波の
幅を、前記短絡防止期間の２倍だけ伸縮して前記オンデ
ィレイ回路に加えるパルス幅補正手段とを備え、前記オ
ンディレイ回路の出力によって前記スイッチング素子を
制御することを特徴とするインバータの制御装置。