JPH0227734A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上のｆｌｌ用分野１ 本発明は半導体装置に係り、より詳しくはバイポーラト
ランジスタの構造に間する。

〔従来の技術〕

多くのバイポーラＩＣにおいては、横型（ラテラル）ｐ
ｎｐバイポーラトランジスタが広く用いられている。

この種の半導体装置を第２図に示す、第２図において、
（ａ）は平面図、（ｂ）は断面図を示す。

第２図において、横型ｐｎｐバイポーラトランジスタは
、Ｐ型Ｓｔ基板１の主表面に形成されたｎ型エピタキシ
ャル成長Ｓ１層３内に形成されている。ｎ型エピタキシ
ャル成長Ｓｉ層３はベース領域をなし、その下にｎ゛型
埋込み層２が形成されている。またこのｎ型エピタキシ
ャル成長８１層３にＰ９型エミッタ領域８及びＰ°型コ
レクタ領域９が形成されている。一方、このｎ型エビク
キシャル成長Ｓｉ層３の別の部分には、ｎ゛型埋込み層
２に達するｎ゛型ベース領域５が形成されている。

なお１図中、４は素子絶縁分離膜、ＩＯは酸化（ＳｉＯ
□）Ｉｔ莫である。

〔発明が解決しようとする課ｉ！］ しかしながら、前述のような従来の半導体装置において
は、以下に列挙するような素子特性上の問題点がある６ （１）エミッタ接合に対向するコレクタ接合面積が小さ
（、またベース幅は一定でな（、エミッタ及びコレクタ
拡散の深さに依存するため、ベースの輸送効率は悪い、
その結果、電流増幅率は低く、またコレクタ電流依存性
も、電流が多くなるにつれて直列抵抗の影響を強く受け
、急激に低下する。

（２）また、ベース幅が広く、電流増幅率を稼ぐために
エミッタ及びコレクタ領域の面積を大きくするため、そ
れぞれの接合容量、浮遊容量及びベース、コレクタ直列
抵抗等が大きくなる。その結果、トランジスタのカット
オフ周波数は低く、高周波特性は悪い。

そこで、本発明はこのような問題点を解決するものであ
り、その目的とするところは、高周波特性に優れ、動作
速度を著しく向上させた、高集積化に適する横型バイポ
ーラトランジスタを提供するところにある。

［課題を解決するための手段］ 本発明の半導体装置は、第１導電型の半導体基板中に少
なくとも一側面が対向する複数個の溝が形成され、この
溝には第２導電型不純物を含有する半導体層もしくは金
属シリサイド層が埋込まれ、この半導体層もしくは金属
シリサイド層からの拡散により、前記第１導電型半導体
基板内に形成された第２導電型不純物拡散領域をエミッ
タもしくはコレクタとし、前記第１導電型半導体基板を
ベースとして構成してなることを特徴とする。

〔実　施　例］ 以下、本発明の代表的な実施例を図面を用いて具体的に
説明する。

第１図は本発明をバイポーラＩＣにおけるｐｎｐバイポ
ーラトランジスタに適用した場合の一実施例を示し、（
ａ）は平面図、（ｂ）は断面図である。

第１図において、バイポーラトランジスタは横型ｐｎｐ
トランジスタであり、図中、１〜５及びｌＯは上記第２
図の従来の半導体装置と全く同一のものである。

ｎ型エピタキシャル成長Ｓｉ層３内には満６及び６′が
一側面が対向するように形成され、この膚にはＰ′″型
多結晶５７層７が充填されている。

さらに、このＰ０型多結晶Ｓｉ層７からの不純物拡散に
よりｎ型エピタキシャル成長Ｓｉ層３内にＰ０型拡散層
８及び９が形成され、これらのＰ９型拡散層８．９及び
ｎ型エピタキシャル成長Ｓｉ層３をそれぞれエミッタ、
コレクタ及びベースとして横型バイポーラトランジスタ
が構成される。

上記実施例の構造によれば、エミッタ拡散層８に対向す
るコレクタ拡散層９の面積が大きく、またベース幅は深
さ方向に対して一定であるため、べ一部の輸送効率を大
幅に向上することができる。その結果、電流増幅率を大
きくでき、また直列抵抗の影響も受けずらく、コレクタ
電流依存性を小さくすることができる。

さらに、エミッタ及びコレクタ領域の面積を濶さ方向で
稼ぐことができるため、それぞれの平面方向の面積を縮
小でき、寄生容量及び寄生抵抗を大幅に低減できる。そ
の結果、トランジスタのカットオフ周波数を太き（でき
、高周波特性に優れ、高集積化に適した横型ｐｎｐバイ
ポーラトランジスタが得られる。

次に、上記実施例の半導体装置の製造方法を第３図（ａ
）〜（ｄ）について順次説明する。

（１）第３図（ａ）は、本発明による半導体装置を製造
するために、従来の技術により予備加工された半導体基
板の一部を示す。図において、Ｐ型Ｓ１基板ｌにｎ０型
埋込み層２が形成され、その上にｎ型エビクキシャル成
長Ｓｉ層３及び素子絶縁分Ｉｆｆ！膜４が形成され、さ
らに、ｎ°型ベース拡散層５が拡散されている。なお、
図中ｌＯは酸化（ＳｉＯ□）膜である。

（２）第３図（ｂ）は、ｎ型エピタキシャル成長Ｓｉ層
３内のエミッタ及びコレクタ形成領域に満６及び６′を
形成した状態を示す。なお、溝は塩素系ガス等を用いた
反応性イオンエツチング（ＲＩＥ）法等により、エミッ
タとコレクタの対向面が垂直になるように形成される。

（３）第３図（ｃ）は、満６及び６′内に減圧化学気相
成長（ＣＶＤ）法等によりＰ゛型多結晶Ｓｉ層を充填し
た状態を示す。多結晶Ｓｉ層へのＰ０型不純物の導入は
、ＣＶＤの際もしくは、膜堆積後イオン打込み法やブレ
デイポジション法等によりなされる。なお、Ｐ゛型多結
晶Ｓｉ層のシート抵抗が５０〜２００Ω／口となるよう
に設定するのが好ましい。

（４）第３図（ｄ）は、８００〜１０００℃、２０〜４
０分程度の程度理もしくは１０００〜１１５０℃、ｌＯ
〜６０秒程度のランプアニールを行ない、Ｐ゛型多結晶
Ｓｉ層からの不純物拡散によりＰ゛型エミッタ拡散層８
及びＰ９型コレクタ拡散層９を形成した状態を示す。

この段階でバイポーラトランジスタの構造が形成される
が、熱処理によりエミッタ及びコレクタ拡散層の拡散長
を制御することにより、ベース幅を所望の幅に設定する
ことができる。

以下、従来法によりアルミニウム等による電極の引き出
しが行なわれて、前述の効果を奏する半導体装置が比較
的少ない工程により得られる。

第４図は本発明の他の実施例で、（ａ）は平面図、（ｂ
）は断面図である８図中、符合は第１図と全く同一のも
のである。

本実施例の構造によれば、エミッタ拡散層８の図面がコ
レクタ拡散層９，９′で囲まれているため、コレクタ抵
抗を大幅に低減できるとともに。

電流増幅率を向上することができる。

第５図は、本発明の他の実施例であり、溝の少なくとも
一側面をＳｉＯ□膜等の絶縁膜により囲った場合を示す
６図中、符合は第１図と全（同一のものである。

本実施例の構造によれば、第１図に示す半導体装置の効
果を有するとともに、さらに、エミッタ及びコレクタ拡
散層が絶ｔｔｌＩｌで囲まれているため、エミッターベ
ース間容量やコレクターベース間容量等の寄生容量を低
減し、素子を大幅に高速化でき、また素子の占有面積を
縮小化し、素子を高集積化ならしめることが可能となる
。

なお、上記実施においては、溝の充填材料として多結晶
Ｓｉ層を用いた場合を示したが、この外にモリブデンシ
リサイド、タングステンシリサイド等の金属シリサイド
を用いてもよい。

また１本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。

［発明の効果］ 以上述べたように、本発明の半導体装置によれば、バイ
ポーラトランジスタのエミッタ領域とコレクタ領域を、
半導体基板に溝を形成し、この溝に半導体基板と逆導電
型の不純物を含有する半導体層もしくは金属シリサイド
層を充填し、ここからの不純物拡散により形成している
。そのため、エミッタ拡散層に対向するコレクタ拡散層
の面積が大きく、またベース幅は深さ方向に対して一定
であるため、電流増幅率を大きくでき、直列抵抗を低減
し、電流増幅率のコレクタ電流依存性を小さくすること
ができる。

さらに、エミッタ及びコレクタ領域の面積を深さ方向で
稼ぐことができるため、それぞれの平面方向の面積を大
幅に縮小でき、寄生容量及び寄生抵抗を低減できる。そ
の結果、トランジスタのカットオフ周波数を大きくでき
、高集積化とともに高周波特性に優れた高速バイポーラ
トランジスタが得られるという効果を有する。

なお、本発明の半導体装置は、横型ｐｎｐバイポーラト
ランジスタに適用して効果が得られるものであるが、横
型ｎｐｎ型バイポーラトランジスタにも適用することが
できることは言うまでもない。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の半導体装置の一実施例
の平面図及び断面図を示し、（ａ）は平面図、（ｂ）は
断面図、第２図（ａ）、（ｂ）は従来の半導体装置の平
面図及び断面図を示し、（ａ）は平面図、（ｂ）は断面
図、第３図（ａ）〜（ｄ）は第１図に示す半導体装置の
製造工程別断面図、第４図（ａ）及び（ｂ）は本発明の
他の実施例を示す半導体装置の平面図及び断面図、第５
図は本発明の他の実施例を示す半導体装置の断面図であ
る。 １　・　・　・ ２　・　・　・ ３　・　・　・ ４　・　・　・ ５　・　・　・ ６、６′ ７　・　・　・ ８　・　・　・ ９、９′ Ｉ　Ｏ・　・　・ ・Ｐ型Ｓｉ基板 ・ｎ０型埋込み層 ・ｎ型エピタキシャル成長Ｓｉ層 ・素子絶縁分離膜 ・ｎ０型へ−ス拡散層 ・溝 ・Ｐ゛型多結晶Ｓｉ層 ・Ｐ°型エミッタ拡散層 ・Ｐ′″型コレクタ拡敢層 ・５ｉｎ−ＩＩＩ 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第　３　図 ′＄２　図 第５図

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板中に少なくとも一側面が対向する
   複数個の溝が開孔され、前記溝には第２導電型不純物を
   含有する半導体層もしくは金属シリサイド層が埋込まれ
   、前記半導体層もしくは金属シリサイド層からの拡散に
   より、前記第１導電型半導体基板内に形成された第２導
   電型不純物拡散領域をエミッタもしくはコレクタとし、
   前記第１導電型半導体基板をベースとして構成してなる
   ことを特徴とする半導体装置。