JPH0227453A - メモリアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 複数のメモリブロックを時分割にアクセスするメモリア
クセス方法に関し、 データの読み逼きを中断することなく高速アクヒスを行
なうことを目的とし、 ダイナミック・ランダム・アクセス・メモリで構成され
る３以上の整数個のメモリ１［１ツクを夫々のサイクル
タイムより短かい周期で時分割アクセスを行なうメモリ
アクセス方法において、該３以上の整数個のメモリブロ
ックのうち少なくとも１ｇＡのメモリブロックに対する
該時分割アクセスを順次一定期間だけ休止させ、休止さ
せたメモリブロック以外のメモリブロックについて夫々
のローアドレスを保持しカラムアドレスだけを変化させ
て該時分割アクセスを行ない、該休止させたメモリブロ
ックについて該一定期間にローアドレスを該時分割アク
セスとは無関係に設定してリフレッシュ又は一括データ
転送を行なうよう構成する。

〔産業上の利用分野〕

本発明はメモリアクセス方法に関し、複数のメモリブロ
ックを時分割にアクセスするメモリアクセス方法に関す
る。

メモリのサイクルタイムより短かい周期でデータの読み
書ぎを行なう方法として、複数のメモリブロックを用意
し、これらを時分割にアクセスする方法があり、この場
合メモリブロック数に比例してアクセスの高速化が可能
となる。

〔従来の技術〕

第５図は従来の時分割アクセス方法のタイムチャートを
示す。まず、第５図（Ａ＞に丞す第１メモリブロツクが
１′ｔ！目にアクセスされ、次に同図（Ｂ）に示す第２
メモリブロツクが２番目にアクセスされ、次に同図（Ｃ
）に示す第３メモリブロツクが３番目にアクセスされる
。更に続いて第１メモリブロツクが４番目にアクセスさ
れ、以下同様にして第４図中Ｏ印内に記入した番号の順
にアクセスが行なわれる。

〔発明が解決しようとするＩＩ１題〕 メモリとしてダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）を用いた場合、ＤＲＡＭは第６図（Ａ）
、（Ｂ）、（Ｃ）夫々に示す如きローアドレスストロー
ブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ）、
アドレスを供給されて任意の行及び列をアクセスするノ
ーマルモード動作を行なう。このときのＲＡＳ　（又は
ＣＡＳ）の１周期がサイクルタイムであり、例えば２０
０〜２５００ＳｅＣである。

また、第６図（Ｄ）、（Ｅ）、（Ｆ）夫々に示す如きＲ
ＡＳ、ＣＡＳ、アドレスを供給されて同一行のメモルセ
ルを連続して高速アクセスするベージモード動作を行な
うと、ノーマルモード動作に比べ早いアクセス動作が可
能となる。

このページモード動作と、第５図に示す時分割アクセス
方法とを組合わせてＤＲＡＭである第１〜第３のメモリ
ブロックをベージモードでアクセスすると更に高速アク
セスが可能である。

しかし、ページモード動作の場合、単一のローアドレス
上のメモリセルを連続してアクセスするので、他のロー
アドレス上のメモリセルのリフレッシュを行なうことが
できない。また第５図（Ａ）、（Ｂ）、（Ｃ）夫々で途
中にリフレッシュシイクルを挿入しようとすると、−旦
ベージモードを解除してデータの読み書きを中断しなけ
ればならない。しかしながら映像信号処理の如く連続し
てデータが高速に入来する場合にはデータの読み書きを
中断することはできす、上記の高速アクセスを実現でき
ないという問題があった。

本発明は上記の点に鑑みなされたもので、データの読み
富きを中断することなく高速アクセスを行なうメモリア
クセス方法を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明のアクセス方法の原理ブロック図を示す
。メモリブロックは３以上の整数個設けられており、こ
れらはＤＲＡＭで構成されている。

メモリブロック１〜３はアクセス制御回路４の制御によ
り各メモリブロックのサイクルタイムより短かい周期で
時分割アクセスされ、端子５より入来するデータを順次
書込まれ、またメモリブロック１〜３より順次読出され
たデータが端子５より出力される。

アクセス制御回路は３以上の整数個のメモリ１０ツク１
〜３のうち少なくとも１個のメモリブロックに対する時
分割アクセスを順次一定期間だけ休止させ、休止させた
メモリブロック以外のメモリブロックについて夫々のロ
ーアドレスを保持しカラムアドレスだけを変化させて時
分割アクセスを行ない、休止させたメモリ１０ツクにつ
いて一定期間にローアドレスを時分割アクセスとは無関
係に設定してす゛ルーツシュ又は一括データ転送を行な
う。

〔作用〕

本発明においては、少なくとも１個のメモリプ０ツクに
対する時分割アクセスを順次一定期間Ｅけ休止させ、こ
の間にリフレッシ１又は一括データ転送を行なうため、
少なくとも２個のメモリブロックの時分割アクセスが連
続して行なわれ、高速アクセスが可能となり、またリフ
レッシュ又は一括データ転送のために上記高速アクセス
を中断する必要がない。

〔実施例〕

第２図は本発明方法に適用されるアクセス制御回路の一
実施例のブロック図を示す。

本発明の実施例では２個のメモリブロックに対し時分割
で交互にアクセスが行なわれ、一定回数のアクセスが終
わると、次に別の２個のメモリブロックの組合せにて同
様に時分割で交互にアクセスがくり返される。この為ア
ドレス指定順序は複雑になり、例えば以下に述べるよう
なアクセス制御が行なわれる。

同図中、アドレスカウンタ１０には例えばｃＰＵ（図丞
せず）よりアクセスを開始するアドレスの初期値がセッ
トされ、アドレスカウンタ１０は端子１１より入来する
クロックにより「１」ずつインクリメントする。

アドレスカウンタ１０の出力する例えば１０ピツトのカ
ウント値は割算器１２で「８」によるｖ１算を行なわれ
、その３ビツトの剰余はコントローラ１３に供給され、
その７ビツトの商はｖＩ算器１４に供給される。割＄１
８１４は供給される値を「３」によって割算し、その２
ビツトの剰余をコント０−５１３に供給する。

コントローラ１３は第３図（Ｆ）に示す訓募器１２の剰
余のうち上位２ビツトをカラムアドレスの下位２ビット
Ａｏ、Ａ＋とじて出力する。また第３図（Ｅ）に示す割
算器１４の剰余から同図（Ｇ）に示すカラムアドレスの
第３ビツトＡ２及び休止タイミング信号（Ｔ／Ｒ）を生
成する。カラムアドレスの第３ビツトＡ２はメモリブロ
ック（ＭＢ）１〜３毎に異なっている。また、割算器１
４の剰余の変化を判定して同図（Ｄ）に示すカラムアド
レスの第４ビツトＡ３を生成する。

更に同図（Ｅ）に示す割算器１４の剰余が７００ｖのと
き同図（Ｆ）に示すａ鐸器１２の剰余のうち下位１ビツ
トがｔ　Ｑ　Ｖでメモリブロック１のアクセス許可を行
ない、ｖｌｖでメモリブロック２のアクセス許可を行な
う。同様に割算器１４の剰余が’０１’のとき割算！５
１２の剰余が９０７でメモリブロック３のアクセス許可
を行ない、ｖｌｖでメモリブロック１のアクセス許可を
行なう。また、割算器１４の剰余が９１１７のとき′！
Ａ棹器１２の剰余がｔ　Ｑ　Ｖでメモリプ０ツク２のア
クセス許可を行ない、ｖｌｖでメモリブロック３のアク
セス許可を行なう。

上記のコントローラ１３で生成されたカラムアドレスの
下位４ビットＡｏ−Ａｘ及びアクセス許可信号は端子１
５〜１７夫々よりメモリブロック１〜３に各別に供給さ
れ、また割算器１４で得られた５ビツトの商はカラムア
ドレスの上位５ビツトとして端子１８からメモリブロッ
ク１〜３に共通に供給される。なお、メモリブロック１
〜３のローアドレスは別途生成される。

このため、メモリブロック１〜３に対する実アドレスは
第３図（Ｊ）、（１）、（Ｈ）夫々に示す如くなり、メ
モリブロック１〜３は第３図（Ｃ）、（Ｂ）、（Ａ）夫
々に黒丸で示す位置でアクセスされる。同図（Ｃ）の期
間゛「１ではメモリブロック１はアクセスを休止し、同
図（Ｂ）の期間Ｔ２ではメモリブロック２のアクセスを
休止し、同図（Ａ）の期間Ｔ３ではメモリブロック３の
アクセスを休止する。上記の期間’ｒ＋　ｈ　７２　＋
Ｔ３夫々でメモリブロック１〜３のリフレッシュが行な
われる。

リフレッシュサイクルには２００〜３　Ｑ　Ｑ　ｎ５ｅ
ｃの時間がかかり、またこの期間は一時的にベージモー
ドを解除するため、モードの設定、解除の時間も含める
と４００〜６００　ｎ５ｅｃの時間を要する。

例えばＮＴＳＣ方式の映像信号処理の如き高速データ処
理では一般に略７Ｑｎｓｅｃ周期のクロックが用いられ
る。このため、期間Ｔ＋　、Ｔ２　、Ｔｚ夫々は８クロ
ック周期即ち５６０　ｎ５ｅｃに設定している。

第４図は第２図の回路の変形例のブロック図を示す。同
図中、第１図と同一部分には同一符号を付し、その説明
を省略する。

第４図中、アクセスを開始するアドレスの初期値は割算
器１２に供給され、割算器１２で得られた剰余は８進カ
ウンタ２０にプリセットされ、商は割算器１４に供給さ
れる。割算器１４の剰余は３進カウンタ２１にプリセッ
トされ、商は７ドレスカウンタ２２にプリセットされる
。

８進カウンタ２０は端子１１よりのクロックにより「１
」ずつインクリメントし、その３ビツトのカウント値は
コントローラ１３に供給される。

３進カウンタ２１は８進カウンタ２０のキャリーにより
「１」ずつインクリメントし、その２ビツトのカウント
値はコントローラ１３に供給される。

アドレスカウンタ２２は３進カウンタ２１のキャリーに
より「１」ずつインクリメントし、その５ビツトのカウ
ント値はＩＰｌ　８よりアドレスの上位５ビツトとして
出力される。

なお、コントローラ１３は８進カウンタ２ｏのカウント
値、３″Ｉ！カウンタ２１のカウント噴火々を第１図に
おける割算器１２の剰余、割算器１４の剰余におきかえ
て動作する。

この第４図の回路においても第１図と同一カラムアドレ
ス及びアクセス許可信号が得られ、第１〜第３のメモリ
ブロックはＩＩ間■１〜Ｔ３大々でリフレッシュされ、
高速アクセスが可能となる。

なお、ＤＲＡＭとシリアルアクセスメモリ（ＳＡＭ）と
を持つデュアルポート形ＤＲＡＭにおいて、ＤＲＡＭの
ローアドレスが共通な１行分のデータをＳＡＭに転送す
る一括データ転送を上記の期間Ｔ１〜Ｔ３夫々で行なっ
ても良く、この場合必要に応じて頻繁に一括データ転送
を行なうことができる。

また、メモリブロック数を例えば４個として、このうち
の２個又は３ｇＡのメモリブロックを時分割アクセスし
、残りの２個又は１個のメモリブロックを休止させてリ
フレッシュ又は一括データ転送を行なう構成であっても
良く、上記実施例に限定されない。

（発明の効果〕 上述の如く、本発明のメモリアクセス方法によれば、デ
ータの読み書きを中断することなく、高速アクセスを行
なうことができ、映像信号処理等の中断が許されず連続
したデータのアクセスが必要な場合に好適であり、実用
上きわめて有用である。

【図面の簡単な説明】

第１図は本発明方法の原理ブロック図、第２図、第４図
夫々は本発明方法に適用されるアクセス制御回路の各実
施例のブロック図、第３図は本発明方法を説明するため
の信号タイミングチャート、 第５図は従来方法を説明するためのタイミングヂャート
、 第６図はＤＲＡＭのノーマルモードとベージモードとを
説明するための図である。 図において、 １〜３はメモリブロック、 ４はアクセス制御回路、 １０はアドレスカウンタ、 １２．１４は割算器、 １３はコントローラ を示す。 特許出願人　富　士　通　株式会社

Claims (1)

1. 【特許請求の範囲】 ダイナミック・ランダム・アクセス・メモリで構成され
   る３以上の整数個のメモリブロック（１〜３）を夫々の
   サイクルタイムより短かい周期で時分割アクセスを行な
   うメモリアクセス方法において、 該３以上の整数個のメモリブロックのうち少なくとも１
   個のメモリブロックに対する該時分割アクセスを順次一
   定期間だけ休止させ、 休止させたメモリブロック以外のメモリブロックについ
   て夫々のローアドレスを保持しカラムアドレスだけを変
   化させて該時分割アクセスを行ない、 該休止させたメモリブロックについて該一定期間にロー
   アドレスを該時分割アクセスとは無関係に設定してリフ
   レッシュ又は一括データ転送を行なうことを特徴とする
   メモリアクセス方法。