JPH02270040A - 電子回路のシミュレーション方式 - Google Patents
電子回路のシミュレーション方式Info
- Publication number
- JPH02270040A JPH02270040A JP1093404A JP9340489A JPH02270040A JP H02270040 A JPH02270040 A JP H02270040A JP 1093404 A JP1093404 A JP 1093404A JP 9340489 A JP9340489 A JP 9340489A JP H02270040 A JPH02270040 A JP H02270040A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- simulation
- microprocessor
- memory
- program
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 238000012790 confirmation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路のシミュレーションに関し、特にマイ
クロプロセッサ搭載回路のシミュレーション方式に関す
る。
クロプロセッサ搭載回路のシミュレーション方式に関す
る。
従来、この種のマイクロプロセッサ搭載回路のシミュレ
ーションは、マイクロプロセッサを動作させるためのプ
ログラムを、バス接続されたメモリに格納してマイクロ
プロセッサにそのプログラムを逐一実行させ、そのバス
を介して周辺回路を動作させる事により、回路動作の正
常性を確認していた。
ーションは、マイクロプロセッサを動作させるためのプ
ログラムを、バス接続されたメモリに格納してマイクロ
プロセッサにそのプログラムを逐一実行させ、そのバス
を介して周辺回路を動作させる事により、回路動作の正
常性を確認していた。
上述した従来のマイクロプロセッサを含む電子回路のシ
ミュレーション方式は、マイクロプロセッサを含む電子
回路に搭載されているマイクロプロセッサが、バス接続
されているプログラム格納メモリからプログラムを読み
出して逐一実行し、そのバスに接続された周辺回路を動
作させる方式のため、そのバスに接続されていない回路
、特に上位の中央処理装置等からの命令の実行確認に関
して、その動作確認のためのシミュレーションが困難で
あるという欠点がある。
ミュレーション方式は、マイクロプロセッサを含む電子
回路に搭載されているマイクロプロセッサが、バス接続
されているプログラム格納メモリからプログラムを読み
出して逐一実行し、そのバスに接続された周辺回路を動
作させる方式のため、そのバスに接続されていない回路
、特に上位の中央処理装置等からの命令の実行確認に関
して、その動作確認のためのシミュレーションが困難で
あるという欠点がある。
本発明の電子回路のシミュレーション方式の構成は、マ
イクロプロセッサを含む電子回路のシミュレーションに
おいて、該マイクロプロセッサのバスタイミングを発生
する疑似プロセッサ回路と、前記疑似プロセッサを制御
するプログラムを格納するメモリ及び前記シミュレーシ
ョンの実行結果を格納するメモリを有し、前記疑似プロ
セッサと前記シミュレーションの実行結果を格納するメ
モリ及び前記マイクロプロセッサをバス接続してシミュ
レーションする事を特徴とする。
イクロプロセッサを含む電子回路のシミュレーションに
おいて、該マイクロプロセッサのバスタイミングを発生
する疑似プロセッサ回路と、前記疑似プロセッサを制御
するプログラムを格納するメモリ及び前記シミュレーシ
ョンの実行結果を格納するメモリを有し、前記疑似プロ
セッサと前記シミュレーションの実行結果を格納するメ
モリ及び前記マイクロプロセッサをバス接続してシミュ
レーションする事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、１はバ
スタイミングを発生する疑似プロセッサ回路、１ａは疑
似プロセッサを制御するプログラムを格納するメモリ、
２はシミュレーションの実行結果を格納するメモリ、３
は疑似プロセッサバス、４はマイクロプロセッサ５を含
む電子回路、６はマイクロプロセッサバス、７は周辺回
路、７ａはプログラム格納用のメモリである。
スタイミングを発生する疑似プロセッサ回路、１ａは疑
似プロセッサを制御するプログラムを格納するメモリ、
２はシミュレーションの実行結果を格納するメモリ、３
は疑似プロセッサバス、４はマイクロプロセッサ５を含
む電子回路、６はマイクロプロセッサバス、７は周辺回
路、７ａはプログラム格納用のメモリである。
疑似プロセッサ回路１は、シミュレーション開始と同時
に、疑似プロセッサを制御するプログラムを格納するメ
モリｌａより命令を読み出して解読・実行し、バスタイ
ミング信号を生成して疑似プロセッサバス３へ出力する
。疑似プロセッサバス３を介してバスタイミング信号を
受信したマイクロプロセッサ５は、マイクロプロセッサ
バス６を介して、バス接続されているプログラム格納メ
モリ７ａからプログラムを読み出して逐一実行する。そ
のプログラムにマイクロプロセッサバス６に接続された
周辺回路７を動作させるためのプログラムを記述する事
により、その周辺回路のシミュレーションを実施する。
に、疑似プロセッサを制御するプログラムを格納するメ
モリｌａより命令を読み出して解読・実行し、バスタイ
ミング信号を生成して疑似プロセッサバス３へ出力する
。疑似プロセッサバス３を介してバスタイミング信号を
受信したマイクロプロセッサ５は、マイクロプロセッサ
バス６を介して、バス接続されているプログラム格納メ
モリ７ａからプログラムを読み出して逐一実行する。そ
のプログラムにマイクロプロセッサバス６に接続された
周辺回路７を動作させるためのプログラムを記述する事
により、その周辺回路のシミュレーションを実施する。
プログラム格納メモリ７ａに記述されたプログラムの実
行が完了すると、マイクロプロセッサ５は、疑似プロセ
ッサバス３を介して、完了信号を疑似プロセッサ回路１
へ送出する。
行が完了すると、マイクロプロセッサ５は、疑似プロセ
ッサバス３を介して、完了信号を疑似プロセッサ回路１
へ送出する。
完了信号を受信した疑似プロセッサ回路１は、マイクロ
プロセッサ５ヘシミユレーシヨン結果の出力を指示する
。マイクロプロセッサ５より疑似プロセッサバス３へ出
力されたシミュレーション結果は、疑似プロセッサ回路
１により、シミュレーションの実行結果格納用メモリ２
へ格納される。
プロセッサ５ヘシミユレーシヨン結果の出力を指示する
。マイクロプロセッサ５より疑似プロセッサバス３へ出
力されたシミュレーション結果は、疑似プロセッサ回路
１により、シミュレーションの実行結果格納用メモリ２
へ格納される。
そのメモリの内容を読み出す事により、シミュレーショ
ンの実行結果を確認することができる。
ンの実行結果を確認することができる。
以上説明したように本発明は、マイクロプロセッサを含
む電子回路のシミュレーションにおいて、そのマイクロ
プロセッサのバスタイミングを発生する疑似プロセッサ
回路と、疑似プロセッサを制御するプログラムを格納す
るメモリ及びシミュレーションの実行結果格納用メモリ
を有し、その疑似プロセッサとシミュレーションの実行
結果を格納するメモリ及びマイクロプロセッサを接続す
る事により、上位の中央処理装置等がらの命令の実行確
認に関して、その動作確認のためのシミュレーションを
簡単に実施できるという効果がある。
む電子回路のシミュレーションにおいて、そのマイクロ
プロセッサのバスタイミングを発生する疑似プロセッサ
回路と、疑似プロセッサを制御するプログラムを格納す
るメモリ及びシミュレーションの実行結果格納用メモリ
を有し、その疑似プロセッサとシミュレーションの実行
結果を格納するメモリ及びマイクロプロセッサを接続す
る事により、上位の中央処理装置等がらの命令の実行確
認に関して、その動作確認のためのシミュレーションを
簡単に実施できるという効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・疑似プロセッサ回路、１ａ・・・疑似プロセッ
サを制御するプログラムを格納するメモリ、２・・・シ
ミュレーション実行結果格納メモリ、３・・・疑似プロ
セッサバス、４・・・マイクロプロセッサを含む電子回
路、５・・・マイクロプロセッサ、６・・・マイクロプ
ロセッサバス、７・・・周辺回路、７ａ・・・プログラ
ム格納メモリ。
サを制御するプログラムを格納するメモリ、２・・・シ
ミュレーション実行結果格納メモリ、３・・・疑似プロ
セッサバス、４・・・マイクロプロセッサを含む電子回
路、５・・・マイクロプロセッサ、６・・・マイクロプ
ロセッサバス、７・・・周辺回路、７ａ・・・プログラ
ム格納メモリ。
Claims (1)
- マイクロプロセッサを含む電子回路のシミュレーション
において、該マイクロプロセッサのバスタイミングを発
生する疑似プロセッサ回路と、前記疑似プロセッサを制
御するプログラムを格納するメモリ及び前記シミュレー
ションの実行結果を格納するメモリを有し、前記疑似プ
ロセッサと前記シミュレーションの実行結果を格納する
メモリ及び前記マイクロプロセッサをバス接続してシミ
ュレーションする事を特徴とする電子回路のシミュレー
ション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093404A JPH02270040A (ja) | 1989-04-12 | 1989-04-12 | 電子回路のシミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093404A JPH02270040A (ja) | 1989-04-12 | 1989-04-12 | 電子回路のシミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270040A true JPH02270040A (ja) | 1990-11-05 |
Family
ID=14081360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093404A Pending JPH02270040A (ja) | 1989-04-12 | 1989-04-12 | 電子回路のシミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270040A (ja) |
-
1989
- 1989-04-12 JP JP1093404A patent/JPH02270040A/ja active Pending
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