JPH01310450A - Ｉ／ｏエミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、インサーキット・エミュレータの機能の１つ
であるｌ／Ｏ（入出力）エミュレータの機能の改善に関
する。

［従来の技術］ 従来よりマイクロプロセッサ応用機器の開発サポートツ
ールとしてインサーキット・エミュレータがある。この
インサーキット・エミュレータには通常Ｉ／Ｏエミュレ
ーション機能を有するＩ／Ｏエミュレータが具備されて
いる。

従来のこのＩ／Ｏエミュレーション機能は、単に、対応
するＩ／Ｏボート番号によりデータを保持または入力す
るだけの極めて単純な機能でしかなかった。

「発明が解決しようとする課！Ｍ］ しかしながら、Ｉ／Ｏエミュレータはデバッグ対象とな
っているターゲットシステムが未完全な場合に使用され
る機能であるか、上記のような単純なＩ／Ｏエミュレー
ション機能では次のような要因により、はとんどのデバ
ッグ場面で用をなさないという問題があった。

■エミュレーションの対象となるＩ／Ｏデバイスは、マ
イクロプロセッサの割り込み機能をも利用したデバイス
であることが多い。

■特に、当該または池の■／Ｏリソースをアクセスした
後、ｎ秒後に割り込みを期待するアプリケーション・ソ
フトウェアは極めて多い。

本発明の目的は、Ｉ／Ｏエミュレーション時に問題とな
る割り込み動作を含めて、特にターゲットシステムの一
部が完成し、不足部分のＩｌｏをエミュレーションする
ことのできるデバッグ環境をユーザに提供でさる割り込
みエミュレーション機能を有しなＩ／Ｏエミュレータを
実現することかできる。

［課題を解決するための手段〕 このような目的を達成するために、本発明では、ターゲ
ット・マイクロプロセッサの割り込み動作を模擬するシ
ーケンスが記述されているモニタ回路と、 エミュレーションの対象とするＩ／Ｏボートのボート番
号を検出するアドレスデコーダと、このアドレスデコー
ダの出力により制御され対象とするＩ／Ｏボートをエミ
ュレーションするレジスタおよびゲートからなるエミュ
レーションＩ／Ｏボートと、このエミュレーションＩ／
Ｏボートにより起動されるプリセッタブル・／Ｏグラプ
ル・タイマより構成されたＩ／Ｏエミュレーション・ブ
ロック を具備したことを特徴とする。

［作用コ 本発明では、エミュレーションの対象とするＩ／Ｏボー
トのボート番号を検出した場合、プリセッタブル・プロ
グラブル・タイマが起動され、措定時間後にモニタ回路
へ割り込みエミュレーション要求信号を送る。これによ
りモニタ回路では割り込み動作を模擬するシーケンスを
実行する。

このようにしてＩｌｏの割り込みをエミュレーションす
ることができる。

［実施例］ 以下図面を参照して本発明の実施例を詳細に説明する６
図は本発明に係る割り込みエミュレーション機能を有し
たＩ／Ｏエミュレータの要部構成図である６図において
、ＥＭＩ３はインサーキット・エミュレータ本体側のエ
ミュレータ・ブロック、ＩｌｏＥＭＢはＩ／Ｏ用に設け
られたＩ／Ｏエミュレータ・ブロックである。

Ｂは双方向性のバッファで、バス（アドレスバスＢＵＳ
　１　、データバスＢＵＳ２）の接続方向をそれぞれ切
り換えるのに用いられている。その切り換えは、図示し
ない制御装置からの制御信号により行われる。

エミュレータ・ブロックＥＭＢにおいて、ＥμＰは対象
のマイクロプロセッサ、Ｍ　Ｎ　′Ｉ’はターゲット・
マイクロプロセッサの割り込み動作を模擬するシーケン
スが記述されているモニタ回路である。ＡＤＥＣＩはバ
スＢ１に出力されたアドレスからエミュレーションの対
象とするアドレスを検出するためのアドレスデコーダ、
ＥＭＥＭはターゲット・マイクロプロセッサの動作を模
擬するシーケンスか記述されているエミュレーション・
モニタの格納されたエミュレーション・メモリである。

アドレスデコーダＡＤＥＣ１は、ターゲット・マイクロ
プロセッサＥμＰの発するアドレス（アドレスバスＢｕ
ｓｔに出力されている）からエミュレーション対象のア
ドレスを検出する。この検出信号により該当するエミュ
レーション・メモリＥＭＥＭを制御し、ターゲット・マ
イクロプロセッサのエミュレーションを行わせる。なお
、このようなエミュレーションの動作については周知の
インサーキット・エミュレータの動作と同じであり、本
１ＩＩＯ発明の特徴とするところではない。

Ｉ／Ｏエミュレータ・ブロックＩ　／　ＯＥ　Ｍ　１３
において、ＡＤＥＣ２はエミュレーションの対象となる
Ｉ／Ｏボートのボー１一番号を検出するアドレス・デコ
ーダ、■／○−Ｐはレジスタやゲートから構成されたエ
ミュレーションＩ／Ｏボートである。ＰＰＴはプリセッ
タブル・プログラマブル・タイマである。

ターゲット・マイクロプロセッサＩシμＰかＩ／Ｏボー
トアドレスを発した場合には、アドレスデコーダＡＤＥ
Ｃ２かそのＩ／Ｏボートアドレスをデコードして該当す
るエミュレーションＩ／Ｏポートを制御し、Ｉ／Ｏボー
トのエミュレーションを行う。

指定されたＩ／Ｏボートナンバ（例えばｍ）により、プ
リセッタブル・プログラマブル・タイマＰＰＴが動作を
開始し、措定された時間後にモニタ回路ＭＮＴへ割り込
みエミュレーション要求信号ＩＮＴ’ＲＥＱを発する。

なお、Ｉ／Ｏエミュレータ・ブロックＩ／ＯＥＭＢ内の
、ボートｌ／Ｏ−Ｐのレジスタおよびゲート、プリセッ
タ・プログラマブル・タイマＰＰＴについて、インサー
キット・エミュレータ本体側の制御により、ユーザによ
る情報の書き込みおよび読み出しか可能である。

モニタ回路Ｍ　Ｎ　Ｔへ伝達された割り込みエミュレー
ション要求信号ＩＮ’ｆ’ＲＥＱにより、ターゲット・
マイクロプロセッサＥμＰのネクストインストラクショ
ン実行時にモニタ介入か実施され、起動されたモニタの
中で当該要求要因フラグを検出した後、ターゲット・マ
イクロプロセッサの割り込みマスクフラグのセット、レ
ジスタ類の退避等の手順を踏んで、あたかも割り込み処
理により起動されたかのようにユーザプログラム中の割
り込み処理プログラムへ飛ぶ。

なお、上記のマスクフラグのセット、レジスタ類の退避
およびその後に割り込み処理プログラムへ飛び込む処理
は、モニタプログラム中に基本ルーチンを持ち、ユーザ
が指示する割り込み処理プログラムの先頭番地をパラメ
ータとして動作する。

以上のような方式で直接割り込みフラグを制御して処理
プログラムの先頭番地へコール（ＣＡＩ、Ｌ）すること
により、Ｉ／Ｏ起動の割り込みエミュレーションを実現
することができる。

［発明の効果コ 以上説明したように、本発明によれば、従来困難であっ
たＩｌｏからの割り込みも含めたエミュレーションが可
能となり、しかも、マイクロプロセッサのアーキテクチ
ャに依存しない共通的なＩ／Ｏエミュレータ方式であり
、汎用性か高い。

また、Ｉ／Ｏエミュレータ・ブロックを複数付加するこ
とにより、エミュレーションＩ／Ｏ数を容易に増加する
ことができるという特徴がある。

【図面の簡単な説明】

図は本発明に係る割り込みエミュレーション機能を有し
たＩ／Ｏエミュレータの一実施例を示す要部構成図であ
る。 ＥＭＢ・・・エミュレータ・ブロック、１／ＯＥＭＢ・
・・Ｉ／Ｏエミュレーション・ブロック、Ｂ・・・バッ
ファ、ＥμＰ・・・ターゲット・マイクロプロセッサ、
ＡＤＥＣＩ、ＡＤＥＣ２・・・アドレスデコーダ、ＥＭ
ＥＭ・・・エミュレーション・メモリ、Ｍ　Ｎ　Ｔ・・
・モニタ回路、ｌ／Ｏ−Ｐ・・・エミュレーションＩ／
Ｏボート、Ｐ　Ｐ　’Ｔ’・・・プリセッタブル・プロ
グラマブル・タイマ。

Claims (1)

1. 【特許請求の範囲】 ターゲット・マイクロプロセッサの割り込み動作を模擬
   するシーケンスが記述されているモニタ回路と、 エミュレーションの対象とするＩ／Ｏポートのポート番
   号を検出するアドレスデコーダと、このアドレスデコー
   ダの出力により制御され対象とするＩ／Ｏポートをエミ
   ュレーションするレジスタおよびゲートからなるエミュ
   レーションＩ／Ｏポートと、このエミュレーションＩ／
   Ｏポートにより起動されるプリセッタブル・プログラブ
   ル・タイマより構成されたＩ／Ｏエミュレーション・ブ
   ロック を具備し、エミュレーションの対象とするＩ／Ｏポート
   のポート番号を検出した場合、プリセッタブル・プログ
   ラブル・タイマが起動され、指定時間後に前記モニタ回
   路へ割り込みエミュレーション要求信号を送り、割り込
   み動作を模擬するシーケンスが実行されるようにしたこ
   とを特徴とするＩ／Ｏエミュレータ。