JPS60195650A - デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はマイクロコンピュータシステムのデバッグ装置
に関する。

［発明の技術的背景コ 第１図に従来のマイクロコンピュータシステムのデバッ
グ装置の構成図を示す。図において、１はマイクロコン
ピュータシステム、２はデバッグ装置である。マイクロ
コンピュータシステム１は説明上必要部分のみを示し、
１１はプロセッサソケット、１２はデコーダー、１３は
メモリである。このメモ１月３にデバッグすべきプログ
ラムが記憶されている。通常、プロセッサソケット１１
にはマイクロプロセッサが接続されるがデバッグ時、そ
のマイクロプロセッサは外されて代りにデバッグ装置１
Ｅ２が接続される。デコーダー１２は入力信号ａに応じ
てイネーブルまたはディスエーブルとなり、イネーブル
のとき、プロセッサソケット１１を介して出力される制
御信号すをデコードしてメモリリード／ライト信号ｂ′
としてメモリ１３に出力する。一方、マイクロコンピュ
ータシステム１は図示せぬ［）ＭＡｆｉ能を具備し、こ
のＤＭＡ機能によりメモリ１３をアクセスする場合に、
デコニダ−１２は入力信号ａによりディスエーブルにさ
れる。

デバッグ装置２はマイクロプロセッサ２１．出力回路２
２．入力回路２３．メモリ２４．トレースメモリ２５．
バススイッチ２６．制御回路２７より構成され、バスス
イッチ２６を介してマイクロコンピュータシステム１の
プロセッサソケット１１に接続される。その出力回路２
２にはＣＲＴ　、プリンタ等の表示装置が接続される。

入力回路２３にはキーボードが接続される。

メモリ２４にはデバッグ装置２を動作させるに必要なプ
ログラムが記憶されている。制御回路２７はマイクロプ
ロセッサ２１をマイクロコンピュータシステム１側に渡
すかデバッグ装置２側で使用するかバススイッチ２６を
切替制御する回路である。トレースメモリ２５はマイク
ロプロセッサ２１がメモリ１３のプログラムを実行して
いるとき、そのプログラムステップ等を順次トレースす
るメモリである。

この構成で、オペレータは図示せぬキーボードを操作す
ることにより、メモリ２４に記憶されているプログラム
に基づきメモリ１３のプログラムのデバッグを行なう。

このデバッグの方法そのものは公知の手法を用いればよ
く、また、本発明にも直接関係する問題でもないので、
その詳細は省略する。このデバッグを行なう過程におい
て、マイクロプロセッサ２１が例えばマイクロコンピュ
ータシステム１内のメモリ１３の内容を参照する場合の
動作は、参照すべきアドレスを入力回路２３より入力し
、制御回路２７によりバススイッチ２６をイネーブル状
態にしてマイクロコンピュータシステム１に対してメモ
リリードであることを示す制御信号すと参照アドレスＣ
を出力することで開始される。

即ち、オペレータはトレースしたいプログラムの先頭番
地等の情報を図示せぬキーボードより入力する。すると
、マイクロプロセッサ２１は、メモリ２４に記憶されて
いるプロゲラムレ；基づき、この入力情報を受けて制御
回路２７を働かせバススイッチ２６をイネーブルにする
。次いで、その入力情報に基づく制御信号すと参照アド
レスＣを出力する。

これらの情報はバススイッチ２６を介してマイクロコン
ピュータシステム１側へと伝達されるが、このうち、制
御信号すはプロセッサソケット１１からデコーダー１２
へと転送されてメモリリード信号ｂ′となりメモリ１３
に加わる。同時に参照アドレスＣもプロセッサソケット
１１からメモリ１３に加わる。これにより、メモリ１３
の読み出しが行なわれてその参照アドレスＣに対応する
インストラクシゴンなどのデータｄがプロセッサソケッ
１−１１．バススイッチ２６を介してマイクロプロセッ
サ２１に読み込まれる。

［背景技術の問題点］ しかしながら上記従来方式によると、デバッグ時にマイ
クロコンピュータシステム１内のメモリ１３がバススイ
ッチ２６を介してデバッグ装置２内のマイクロプロセッ
サ２１に接続されるため、バススイッチ２６の伝達遅延
時間がメモリ１３のアクセス時間に加算されるごとにな
る。この結果、メモリ１３として高速読み出し／書き込
み睡能なメモリを用いないと、マイクロプロセッサ２１
はメモリ１３からのデータｄの読み込みができなくなり
、デバッグ動作不能に陥る問題点があった。

即ち、第２図に示すように、今、マイクロプロセッサ２
１がメモリリード要求である制御信号すを出してから（
ｂを下げてから）データを受け取るに必要な時間をＴｏ
、実際にメモリからデータがマイクロプロセッサ２１に
達する時間をＴＩとすると、マイクロプロセッサ２１が
正常なデータを得るには、ＴＩ＜Ｔｏ　・・・・・・（
１） なることが必要である。

上記（１）式はメモリ１３に高速メモリを使用すれば満
足される。しかし、メモリ読み出し／書き込み速度を高
速化すれば、それだけコストが嵩む。

従って、メモリ１３として通常は、マイクロプロセッサ
２１のアクセスタイムに見合った限度ぎりぎりの速度の
メモリを用いることが多い。この結果、バススイッチ２
６の伝達遅延時間τが問題となり、第２図のデータｄ２
で示すようにメモリ１３に対する実際のアクセスタイム
Ｔ１十τが許容アクセスタイムＴｏをオーバして、マイ
クロプロセッサ２１は正しいデータの読み込みができな
くなる問題点があった。

また、前記従来方式によると、マイクロプロセッサとし
てデバッグ装置内のマイクロプロセッサ２１を使用する
ため、デバッグ終了後に実際にマイクロコンピュータシ
ステム１を動作させるプロセッサでの動作確認ができな
い問題点もあった。

［発明の目的］ 本発明はバススイッチによるメモリの動作速度上の問題
を解消するとともに、マイクロコンピュータシステム自
身のプロセッサの動作確認を行なうことができるデバッ
グ装置を提供することを目的とする。

［発明の概要］ このため本発明は、マイクロコンピュータシステム側の
マイクロプロセッサを用いると共に、そのマイクロプロ
セッサのデバッグ装置側とマイクロコンピュータシステ
ム側との使い分けは、バススイッチを介してマイクロプ
ロセッサが入出力するデータを制御回路により監視して
のバススイッチおよびメモリリード信号を出力するデコ
ーダーの切替制御と、マイクロプロセッサへの割込制御
によって行なうようにしたことを特徴としている。

［発明の実施例］ 以下、・本発明の実施例を図面を参照して説明する。

第３図は本発明の一実施例に係るデバッグ装置の構成図
を示したものである。図中、第１図と同一符号は同一ま
たは相当部分を示し、第１図の構成と異なる点はデバッ
グ装置２側のマイクロプロセッサは取り除い７、フイ、
。−１，ビュー、ンユテム１側のマイクロプロセッサ１
１１を使用すると共に、制御回路２７により、バススイ
ッチ２６を介してそのマイクロプロセッサ１１１に入出
力するデータを監視して、バススイッチ２６、および、
ＯＲゲート１４を介してデコーダー１２を切替制御する
ようにした点、および、制御回路２７よりＯＲゲート１
５を介してマイクロプロセッサ１１１の緊急割込端子へ
割込信号を加え得るようにした点である。

通常、マイクロプロセッサには電源断のような緊急事態
が発生したとき、それまで実行してきたプログラムの各
種状態を不揮発性メモリ等に一時退避保存するために、
プログラムではマスクできない緊急割込端子が設けられ
ている。

本実施例ではその緊急割込端子に制御回路２７から割込
をかけるようにしている。即ち、マイクロプロセッサ１
１１の緊急割込端子には、ＯＲゲート１５を介して緊急
割込信号ｇと共に、制御回路２７から割込信号ｆが印加
される。

また、制御回路２７から出力する動作許可信号ｅの「旧
、「Ｌ」レベルに応じてデコーダー１２．バススイッチ
２６を゛′イネーブル″、′″ディスエーブル″にして
いる。バススイッチ２６がイネーブル状態になると。

マイクロプロセッサ１１１はデバッグ装置２側で使用さ
れる。一方、バススイッチ２６がディスエーブル状態に
なると、マイクロプロセッサ１１１はマイクロコンピュ
ータシステム１側で使用されることとなるが、このとき
も制御信号ｂ、アドレスＣ、データｄ等はバススイッチ
２６を介してデバッグ装置２側へ出力される。但し、デ
バッグ装置２からへの入力は阻止される。

以上の構成で、イニシャル状態は動作許可信号ｅがｒＬ
Ｊであり、デコーダー１２がディスエーブル状態、バス
スイッチ２６がイネーブル状態となる。これにより、マ
イクロプロセッサ１１１はデバッグ装＠２側で使用され
、入力回路２３を介してのオペレータの指示と、メモリ
２４内のデバッグ動作用プログラムに基づき、デバッグ
動作が行なわれる。このデバッグ動作の過程で、メモリ
１３の所定アドレスのデータをデバッグ装置２側出力回
路２２から取り出したい場合は、入力回路２３を介して
その参照すべきアドレス等を操作入力する。これにより
、マイクロプロセッサ１１１はその参照アドレスをリー
ドする命令を実行する。このとき、制御回路２７はバス
上に現れる制御信号すを監視してマイクロプロセッサ１
１１が丁度参照アドレスをリードする命令を実行するタ
イミングになったときだけ、第４図に示すように、動作
許可信号ｅを「１１」にする。尚、図におけるＴＤはマ
イクロプロセッサ１１１をデバッグ装置側で使用中であ
ることを表わす。また、Ｔｓはマイクロプロセッサ１１
１をマイクロコンピュータシステム側で使用中であるこ
とを表わす。

この動作許可信号ｅの「旧により、バススイッチ２６は
デバッグ装［２側からマイクロコンピュータシステム１
側への出力のみをディスエーブルにする。し−かし、こ
のときもマイクロコンピュータシステム１側からデバッ
グ装＠２への出力は正常に行なわれる。また、動作許可
信号ｅの［旧により、デコーダー１２がイネーブル状態
になり、マイクロプロセッサ１１１はデコーダー１２を
介してメモリリード信号をメモリ１３へ出力する。同時
に、マイクロプロセッサ１１１は参照アドレスＣもアド
レス、データバスを介してメモリ１３に出力する。これ
により、メモリ１３の参照アドレスの内容ｄはマイクロ
プロセッサ１１１に読み込まわると共に、バススイッチ
２６からトレースメモリ２５に貯えられる。従って、動
作許可信号ｅがｒＬＪに戻ったとき、マイクロプロセッ
サ１１１は参照アドレスの内容ｄを出力回路２２を介し
てＣＤＴなどに表示することができる。

次に、メモリ１３内のプログラムを所定のステンプ区間
実行させ、それをトレースしたい場合は、上述同様に、
入力回路２３を介してのキー操作入力情報とメモリ２４
のプログラムに基づき、第５図に示すように実行させた
いプログラムへのジャンプ時に動作許可信号ｅを「旧に
する。これにより、メモリ１３内のプログラムは指示ア
ドレスから順次実行に移る。このプログラム実行中、マ
イクロコンピュータシステム１側のバス上に現れるデー
タ内容は全てバススイッチ２６を介してトレースメモリ
２５にトレースされる。そのプログラムを所定アドレス
で停止させたい場合は、バススイッチ２６を介してマイ
クロコンピュータシステム１側より入力される制御信号
ｂ、アドレスＣ、データｄを制御回路２７で常時監視し
、停止条件が成立したとき、即ち、キー操作入力により
、あるいは予め設定したアドレスに達したとき、割込信
号ｆを「旧にしてＯＲゲート１５を介してマイクロプロ
セッサ１１１に割り込みをかける。同時に動作許可信号
をｒｌＪにしてメモリ１３のプログラムによるマイクロ
コンピュータシステム側の動作を停止状態にする。また
制御回路２７は動作許可信号ｅがｒＬＪになったことを
確認して割込信号ｆをｒＬＪに戻す。このようにしてマ
イクロコンピュータシステム１側でマイクロプロセッサ
１１１がメモリ１３のプログラムを実行する間、これを
デバッグ装置側のトレースメモリ２５でトレースし、こ
れを後に出力回路２２からＣＲＴら表示することにより
、メモリ１３のプログラムのデバッグを行なうことがで
きる。

このデバッグを行なう過程において、マイクロプロセッ
サ１１１からメモリ１３に対するアクセスはバススイッ
チ２６を介することなく行なうことができる上、システ
ム内のマイクロプロセッサ１１１を用いてデバッグが行
なえるため、デバッグを行なうという理由だけのために
メモリ１３として高速。

高価なメモリを用いる必要がなくなり、マイクロコンピ
ュータシステム１に合った経済的なメモリを用いること
ができるようになる。また、マイクロコンピュータシス
テム１内のマイクロプロセッサを用いてデバッグを行な
うため、デバッグと同時にマイクロプロセッサのチェッ
クも同時に行なうことができるようになる。

［発明の効果］ 以上のように本発明によれば、マイクロコンピュータシ
ステム内のマイクロプロセッサとメモリ間にバススイッ
チを介在させることなくデバッグが可能となるため、高
速メモリを使用する必要が無くなる上、システム内のマ
イクロプロセッサの動作も同時にチェックできるという
効果が得られる。

【図面の簡単な説明】 第１図は従来のデバッグ装置の構成図、第２図は第１図
の動作タイムチャート、第３図は本発明の一実施例に係
るデバッグ装置の構成図、第４図および第５図は第３図
の動作タイムチャートで、第４図はプログラムの１ステ
ツプのアドレス参照時のタイムチャート、第５図は所定
ステップ区間実行時のタイムチャートである。 １・・・マイクロコンピュータシステム、２・・・デバ
ッグａｌｌ、１１・・・プロセッサソケット、１２・・
・デコーダー、　１３．２４・・・メモリ、　１４．１
５・・・ＯＲゲート、２１，１１１・・・マイクロプロ
セッサ、２２・・・出力回路、２３・・・入力回路、２
５・・・　トレースメモリ、２６・・・バススイッチ、
２７・・・制御回路。 第１図 第２図 第３図 コ 呑 す ３ 第４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）　マイクロコンピュータシステムのメモリに記憶
   されたプログラムを−デバッグする装置において、前記
   マイクロコンピュータシステムのマイクロプロセッサに
   接続するバススイッチと、このバススイッチを介して前
   記マイクロプロセッサに接続されるデバッグ動作用プロ
   グラムを記憶したメモリと、デバッグ動作に必要なデー
   タを入出力する入出力回路と、前記マイクロプロセッサ
   を前記マイクロコンピュータシステム側のプログラムで
   動作させるかデバッグ装置側のプログラムで動作させる
   かを切替制御する制御回路とを備えていることを特徴と
   するデバッグ装置。 （２、特許請求の範囲第１項記載において、デバッグ装
   置側の制御回路からマイクロコンピュータシステム側の
   マイクロプロセッサに割込信号を加えることを特徴とす
   るデバッグ装置。