JPH04131938A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリを論理回路として使用したデータ処理
装置における高速化に有効な技術に関し、特にエミュレ
ータに利用して有効な技術に関する。

［従来の技術］ マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムの詳細な評価を行
なうため、エミュレータが使用されている。エミュレー
タは対象マイクロプロセッサあるいはそれと同機能のマ
イクロプロセッサを有し、このマイクロプロセッサにて
ユーザプログラムを実行、停止させながらユーザシステ
ムを制御することにより、ハードウェアおよびソフトウ
ェアのデバッグを可能にするものである。

一般にエミュレータでは、本来ＲＯＭに組み込まれるユ
ーザプログラムをデバッグするためのエミュレーション
メモリを用意しており、ユーザの任意のアドレス位置に
必要容量を割り付けてユーザプログラムをロードし、さ
らにユーザプログラム実行時にメモリの所定エリアへの
書込みを禁止するいわゆるプロテクトビットを用いてラ
イトプロテクト指定をすることができる。

上記エミュレーションメモリあるいはライトプロテクト
指定を行なうプロテクトビット領域の割付けはＲＡＭ　
（以下、マツプＲＡＭという）による方式をとっており
、システム制御用マイクロプロセッサとエミユレーショ
ン用マイクロプロセッサの２つのマイクロプロセッサ方
式をとるエミュレータでは、システム制御用マイクロプ
ロセッサによりマツプＲＡＭを設定し、エミユレーショ
ン用マイクロプロセッサでは読み出し専用としている（
昭和６１年４月２２日　日経マグロウヒル社発行、「日
経エレクトロニクス」第２９３頁〜第３１５頁参照）。

［！＠明が解決しようとする課題］ エミュレーション実行時においてユーザシステム上のメ
モリにアクセスするか、あるいはライトプロテクトすべ
きかどうかはマツプＲＡＭから読み出した内容によりリ
アルタイムに決定される。

従って、エミユレーション用マイクロプロセッサの高速
化が進むにつれて、マツプＲＡＭによる領域判定の遅れ
時間の影響でリアルタイムエミュレーションが困難にな
っていている。すなわち、マツプＲＡＭには高速アクセ
スが要求されるが、エミユレーション用マイクロプロセ
ッサによるマツプＲＡＭへの情報設定のためにはこれら
マイクロプロセッサの接続状態を変更する変更用マルチ
プレクス回路が必要であり、かかる部分で遅れが生じる
こととなる。

本発明の目的は、マツプＲＡＭを用いたメモリ空間識別
方式を適用したシステムにおける高速ＭＰＵに対するリ
アルタイムエミュレーションを可能とすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、エミユレーション用マイクロプロセッサのア
クセスバスとマツプＲＡＭを直接接続してエミュレーシ
ョン時のマツプＲＡＭ読み出し時間を最小とするととも
に、システム制御用マイクロプロセッサによるマツプＲ
ＡＭ設定ができるようにエミュレーションＭＰＵのアク
セスバスをハイインピーダンス状態にする制御手段を設
けるものである。

［作用］ 上記した手段によれば、複数のマイクロプロセッサにて
１つのメモリを共有し、例えばそのメモリを共通の参照
テーブルとして使用する場合に、特定マイクロプロセッ
サのアクセスバスがメモリに直結されているため、アド
レス切換時間を省略することができる。これをエミュレ
ータのマツプＲＡＭに応用した場合、エミュレーション
時のアクセス領域の判定の高速化につながり高速ＭＰＵ
に対するリアルタイムエミュレーションが実現できる。

［実施例コ 以下、本発明をエミュレータに適用した場合の一実施例
を図面を用いて説明する。

先ず、本発明が適用されたエミュレータ全体の構成を第
２図に示すブロック図に従い説明する。

すなわちこの実施例のエミュレータは、バスアービトレ
ーション機能を有し、ターゲットマイクロコンピュータ
の機能を代行するエミユレーション用マイクロプロセッ
サ１１と、内部にデコード回路４０（後述）を有し、エ
ミュレーションや各種デバッグ機能を実行するためのエ
ミュレーション制御部１２、エミュレーション実行時の
ユーザメモリ空間識別用のマツプメモリ１３、プログラ
ムの実行やトレースの停止条件を設定し、条件が成立し
たときにプログラムもしくはトレースを停止させるブレ
ーク制御部１４、エミュレーション実行中のバス上の信
号を逐次記憶するトレースメモリ１５、応用機器（ユー
ザシステム）にメモリが用意されていない場合に貸し出
される２つの工ミュレーションＲＡＭ１６ａ、１６ｂ、
親計算機コンソール３０との間でデータ通信を行うため
のシリアルインタフェース１７、システム全体のプログ
ラム等を格納するシステムメモリ１８及び各種デバッグ
機能を達成するための制御を司るシステムマイクロプロ
セッサ１９などからなる。

そして、上記エミュレータは、その本体から延長された
ケーブルの先端が、応用機器に設けられたマイクロプロ
セッサ用ソケットに結合されることにより、上記マイク
ロコンピュータ１１がターゲットマイクロプロセッサの
機能を代行する。マイクロコンピュータ１１がユーザ実
機を代行制御（エミュレーション）するとき、マイクロ
コンピュータ１１はシステムマイクロプロセッサ１９の
制御から切り離され、また、マイクロコンピュータ１１
の制御動作状態が予め定められている状態に到達してブ
レークされるとき、マスクマイクロプロセッサの制御を
受けるようにされる。このような制御状態の切換えがエ
ミュレーション制御部１２によって行われる。

なお、特に制限されないが、エミュレーション制御部１
２、メモリマツプ１３、ブレーク制御部１４、トレース
メモリ１５、エミュレーションＲＡＭ１６ａ、１６ｂの
各回路は、エミュレーション実行時にアクセスバスとし
て使用するエミュレーションバス２０を介してマイクロ
コンピュータ１１に、またエミュレータ全体の制御に使
用するシステムバス２１を介してシステムマイクロプロ
セッサ１９に接続されている。各機能の実行は、エミュ
レータ本体に接続される親計算機側のコンソール３０に
よってコントロールされる。

また、マイクロコンピュータ１１からはユーザインタフ
ェース回路２２を介してケーブル２３が延長され、この
ケーブルの先端に設けられているプラグをマイグロコン
ピュータ応用機器としてのユーザ実機上のマイクロコン
ピュータソケット２４に接続させることによって、マイ
クロコンピュータ１１はユーザ実機を代行制御する。

第１図には、本実施例に係るエミュレータにおけるマツ
プメモリ回路部分の構成例が示されている。

この実施例では、上記エミユレーション用マイクロプロ
セッサ１１とシステムマイクロプロセッサ１９が、１つ
のマツプメモリ１３を共有するように接続されている。

第１図において、エミユレーション用マイクロプロセッ
サ１１はバスアービトレーション機能を有し、バス要求
入力端子ＢＲ，パスグランド出力端子ＢＧによりバスの
使用権を与える制御が可能である。マイクロプロセッサ
１１はアクセスバスとしてのエミュレーションバス２０
を介してマツプメモリ１３に接続され、マイクロプロセ
ッサ１１の出力されるステータス信号としてのファンク
ションコード出力信号ＦＣ２〜ＦＣＯとアドレス出力信
号Ａ２３〜Ａ１３がエミュレーションバス２０を介して
マツプメモリ１３のアドレス入力端子に供給されている
。

システムマイクロプロセッサ１９はアドレスバス２１ａ
およびデータバス２１ｂからなるシステムバス２１を介
してマツプメモリ１３と接続され、マツプメモリ１３内
容の設定、変更、参照を行なう。ここでシステムマイク
ロプロセッサ１９のアドレスバス２１ａはバスバッファ
３１またはデータバス２１ｂはパスバッファ４１を介し
てマイクロプロセッサ１１のエミュレーションバス２０
と接続されマツプメモリ１３へのアクセスが可能とされ
る。

また、システムマイクロプロセッサ１９のアクセス空間
にはマツプメモリ１３のアクセス制御用フラグ３２が配
置されている。アクセス制御用フラグ３２はフリップフ
ロップからなり、そのデータ入力端子にはデータバス２
１ｂの最下位ビットＤ、が供給され、アドレスデコーダ
３３かもの出力信号によりアクセス制御用フラグ３２の
設定がなされる。すなわち、システムマイクロプロセッ
サ１９のアクセスバス２１ａにはアドレスデコーダ３３
が接続されており、アドレス出力信号ＡＩ３〜ＡＯをデ
コードした出力信号がアクセス制御用フラグ３２のクロ
ック端子ＣＫに入力され、アクセス制御用フラグ３２は
このクロックＣＫのりイミングにてデータバス最下位ビ
ットＤ、をラッチして、アクセス制御用フラグ信号ＭＲ
ＡＭＳを出力する。上記アクセス制御用フラグ信号ＭＲ
ＡＭＳはその他の要因に基づく信号と共にＮＯＲゲート
３４に入力され、その他の要因に基づく信号と和論理が
とられてマイクロプロセッサ１１のパス要求入力端子Ｂ
Ｒに供給される。また、上記アクセス制御用フラグ信号
ＭＲＡＭＳはＮＡＮＤゲート３５の一方の入力端子にも
入力されるとともに、ＮＡＮＤゲート３５の他方の入力
端子にはバッファ３６、ＮＡＮＤゲート３７を介してマ
イクロプロセッサ１１のアドレスストローブ出力Ａｓ及
びパスグランド出力ＢＧが入力される。ＮＡＮＤゲート
３５に入力されたアクセス制御用フラグ信号ＭＲＡＭＳ
はＮＡＮＤゲート３７の出力信号とＮＡＮＤ論理がとら
れ、マイクロプロセッサ１１のパスグランドＢＧがアサ
ートされアドレスストローブＡＳがネゲートされた状態
になるとパスバッファ３１を有効としマイクロプロセッ
サ１９のアドレスをマツプメモリ１３に入力する。

上記アクセス制御用フラグ３２、アドレスデコーダ３３
、ＮＯＲゲート３４、ＮＡＮＤゲート３５．３７及びバ
ッファ３６は全体としてデコード回路（制御手段）４０
を構成している。

上記データバス２１ｂ上の双方向パスバッファ４１はマ
イクロプロセッサ１９が出力されるリード・ライト制御
信号によって制御されマツプメモリ１３の入出力端子Ｉ
１０．〜Ｉ　１０．と接続される。さらに、マイクロプ
ロセッサ１９のリード・ライト制御信号ＲＤ％ＷＲはア
クセス制御回路４２に供給される。アクセス制御回路４
２は上記リード・ライト制御信号ＲＤ、ＷＲ及び上記ア
ドレスデコーダ３３からの出力信号に基づいてマツプメ
モリ１３に対するアクセスを制御するためのチップセレ
クト信号Ｃ８およびライトイネーブル信号ＷＥを供給す
るとともに、双方パスバッファ４１に所定の制御信号を
供給する。

第３図には本実施例におけるマツプメモリ１３の内容と
アクセス領域管理方法が示されている。

また、第４図にはマツプメモリ１３による領域管理例が
示されている。

第３図及び第４図において、領域管理はマイクロプロセ
ッサ１１から出力されるファンクションコード出力信号
ＦＣ２〜ＦＣＯとアドレス出力信号Ａ２３〜Ａ１３をア
クセスアドレスとして使用することにより全空間を８に
バイト単位に区切り、エミュレーションＲＡＭ１６ａ、
エミュレーションＲＡＭ　ｌ　６　ｂ、ライトプロテク
トおよびアクセス禁止に関してアクセス領域管理を行な
う。すなわち、マイクロプロセッサ１１のファンクショ
ンコード出力信号ＦＣ２〜ＦＣＯ及びアドレス出力信号
の上位ビットＡ２３〜Ａ１３はマツプメモリ１３に入力
され、マツプメモリ１３で所定のブロック単位で管理さ
れるとともに、ブロック単位で管理されることからアク
セスアドレスの下位ビットＡ１２〜ＡＯは変更されるこ
となくそのままエミュレーションＲＡＭの実アドレスと
される。また、マツプメモリ１３には２つのエミュレー
ションＲＡＭＩ　６　ａ、１６　ｂ指定時の実アドレス
ＥＡ１６〜ＥＡ１３を与える領域が設けられており、こ
の実アドレスＥＡ１６〜ＥＡ１３により各々最大１２８
にバイトまで対応可能となっている。

上記マツプメモリ１３からはチップセレクト信号Ｃ８及
びライドリード信号ＷＲを生成するｃｓ／ＷＲ生成回路
５１へ２つのエミュレーションＲＡＭ１６ａ、１６ｂの
うち何れのエミュレーションＲＡＭを使用するかを指定
する信号ＥＲＡＭＩ。

ＥＲＡＭ２やライトプロテクト信号ｗＰ及びアクセス禁
止領域であることを示すためのアクセス禁止信号Ｇが供
給され、このＣ３／ＷＲ生成回路５１でチップセレクト
信号Ｃ８、リードライト制御信号ＷＲを生成してエミュ
レーションＲＡＭ１６ａまたは１６ｂの該当端子に出力
される。また、マツプメモリ１３からの実メモリアドレ
スＥＡＩ６〜ＥＡ１３はエミュレーションＲＡＭの実ア
ドレスＡ１６〜Ａ１３として上記マイクロプロセッサ１
１から直接出力されたアドレスＡＩ２〜ＡＯと共にエミ
ュレーションＲＡＭ１６ａのアドレス入力端子ＡＩ６〜
ＡＯに入力される。このライトプロテクト信号ＷＰおよ
びアクセス禁止信号Ｇによる領域設定により、このエリ
アに対するライト時の書込み禁止およびアクセス時のエ
ミュレーション停止等の制御が行なわれる。なお、前記
第２図の回路では第３図のエミュレーションＲＡＭ　１
６ａにＣ３／ＷＲ生成回路５１を含ませたものをエミュ
レーションＲＡＭ１６ａとしている。また、第３図及び
第４図ではマツプメモリ１３に接続される２つのエミュ
レーションＲＡＭ１６ａ、１６ｂのうちエミュレーショ
ンＲＡＭ１６ａのみについて説明しているが、エミュレ
ーションＲＡＭ１６ｂについても全く同様である。

次に、上記実施例における領域管理の手法を説明する。

エミュレーション実行時には、マイクロプロセッサ１９
によりアクセス制御用フラグ３２の出力信号ＭＲＡＭＳ
＝“０”とされ、マイクロプロセッサ１９側のアドレス
バス２１ａはアクセスバス２０から切り離されマイクロ
プロセッサ１１のアドレス出力はエミュレーションバス
２ｏを介してマツプメモリ１３に直接入力されて高速に
アクセス領域の判定を行なう。

マツプメモリ１３の参照、変更はエミュレーション停止
時に行なわれる。この際、マイクロプロセッサ１９によ
りアクセス制御用フラグ信号ＶＲＡＭ５＝“１”とし、
マイクロプロセッサ１１のバス要求入力端子ＢＲに上記
アクセス制御用フラグ信号ＭＲＡＭＳを入力してアドレ
ス出力端子をハイインピーダンス状態とする。また、マ
イクロプロセッサ１９がバス権要求を受は付けるとバス
グランドＢＧがアサートされるが、さらにアドレススト
ローブＡＳがネゲートされたとき初めてＮＡＮＤゲート
３５の出力によってバスバッファ３１が有効とされる。

これによってエミュレーションバス２０がマイクロプロ
セッサ１１から開放された後にマイクロプロセッサ１９
のアドレスがマツプメモリ１３に入力されるようになる
。

この状態で引き続きマイクロプロセッサ１９によりマツ
プメモリ１３に対するアクセスを行なうと、アクセス制
御回路４２によりパスバッファ４１及びマツプメモリ１
３に対するチップセレクト信号Ｃ８、およびライト時に
はライトイネーブル信号ＷＥが有効となりマツプメモリ
１３に対するアクセスが行なわれる。

なお、アドレスバス開放の方法はエミユレーション用マ
イクロプロセッサの種類により異なっており、上記実施
例では６８００系について説明したが、その他にも例え
ばハードウェアによるバス開放要求や制御ソフトウェア
によるＨＡＬＴ（−時停止）命令実行によるバス開放が
ある。

以上説明したように上記実施例は、２つのマイクロプロ
セッサによる共有メモリへのアクセスにおいて、一方の
エミユレーション用マイクロプロセッサ１１からの出力
アドレスをアクセスバスとしてのエミュレーションバス
２０を介して直接マツプメモリ１３と接続し、他方のシ
ステムマイクロプロセッサ１９からのアクセス時に上記
マイクロプロセッサ１１のアドレスをハイインピーダン
ス状態にしシステムマイクロプロセッサ１９からのアド
レスを有効とする制御手段４０を設けるようにしている
ので、マイクロプロセッサ１１及びシステムマイクロプ
ロセッサ１９とマツプメモリ１３との間にマルチプレク
ス回路等が介在することがなくなり、マイクロプロセッ
サ１１がらの高速アクセスを実現することができる。こ
れによって高速マイクロプロセッサに対するリアルタイ
ムエミュレーションが実現できる。また、かかる高速化
はソフトウェア及びハードウェアの増加を招くことなく
実現できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、エミユレーショ
ン用マイクロプロセッサにアクセスバスをハイインピー
ダンス状態にすることができる命令（ＳＬＥＥＰ、ＨＡ
ＬＴ命令等）が存在すれば、それを利用してもよい。

また、上記実施例では、デバッグ対象とされる機器のマ
イクロプロセッサの機能を代行するエミュレータ用マイ
クロプロセッサ及びデバッグのための制御を司るシステ
ムのマイクロプロセッサを有するエミュレータに本発明
を適用したが、エミュレーションの対象となるマイクロ
コンピュータはマイクロプロセッサのみならずシングル
チップマイコンであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミュレータに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、複数のプロセッサで１つのメモリを共
有するマルチプロセッサシステム一般に利用することが
できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、複数のマイクロプロセッサにて１つのメモリ
を共有し、そのメモリを共通の参照テーブルとして使用
する場合に、アドレスの切換時間を省略することができ
る。これをエミュレータのマツプＲＡＭに応用した場合
、エミュレーション時のアクセス領域の判定の高速化に
つながり高速マイクロプロセッサに対するリアルタイム
エミュレーションが実現できる。

【図面の簡単な説明】

第１図は本発明に係るマツプメモリ回路部分の一実施例
を示すブロック図、 第２図は本発明が適用されるエミュレータ全体の概要構
成例を示すブロック図、 第３図はマツプメモリの内容とアクセス領域管理方法を
説明するための図、 第４図はマツプメモリによる領域管理例を示すメモリマ
ツプである。

Claims (1)

1. 【特許請求の範囲】 １、複数のマイクロプロセッサとこれらマイクロプロセ
   ッサが１つのメモリを共有するデータ処理装置において
   、その中の特定マイクロプロセッサのアクセスバスを上
   記メモリに直接接続し、他のマイクロプロセッサのアド
   レスバスをバッファを介して接続し、他のマイクロプロ
   セッサからのアクセス時には上記特定マイクロプロセッ
   サのアクセスバスを無効状態に制御してからアクセスす
   ることにより、上記特定マイクロプロセッサによる高速
   メモリアクセスを行なえるようにされたことを特徴とす
   るデータ処理装置。 ２、上記特定マイクロプロセッサのアクセスバスの無効
   状態制御をバス権要求端子により行なうことを特徴とす
   る請求項１記載のデータ処理装置。 ３、上記特定マイクロプロセッサのアクセスバスの無効
   状態制御をマイクロプロセッサによる命令の実行により
   行なうことを特徴とする請求項１記載のデータ処理装置
   。