JPH02260570A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
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- JPH02260570A JPH02260570A JP1332508A JP33250889A JPH02260570A JP H02260570 A JPH02260570 A JP H02260570A JP 1332508 A JP1332508 A JP 1332508A JP 33250889 A JP33250889 A JP 33250889A JP H02260570 A JPH02260570 A JP H02260570A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ソース／ドレイン間の導電通路の材料を多結
晶シリコン（以下、ｐｏｌｙ−３ｉと称する）で形成し
て、ゲート電極における電界効果によってソース／ドレ
イン間に流れる電流を制御することによってスイッチン
グの役割をするＰＯｌｙ−３ｉ薄膜トランジスタに係る
ものである。
晶シリコン（以下、ｐｏｌｙ−３ｉと称する）で形成し
て、ゲート電極における電界効果によってソース／ドレ
イン間に流れる電流を制御することによってスイッチン
グの役割をするＰＯｌｙ−３ｉ薄膜トランジスタに係る
ものである。
非晶質薄膜トランジスタは平板デイスプレー用スイッチ
ング素子である。
ング素子である。
従来の技術
第１図は従来の薄膜トランジスタの断面図を示したもの
である。
である。
この従来の薄膜トランジスタは、ガラス基板１上にクロ
ムを１０００人の厚さで写真蝕刻処理してゲート電極２
を形成し、３０００人の厚さのａ−ＳｉＮ絶縁層３．３
００人の厚さの非晶質シリコン（以下、ａ−３ｉと称す
る）層５及び５００人のｎ”ａ−Ｓｉのオーム層６ａ、
６ｂを順次に形成した積層構造になっである。
ムを１０００人の厚さで写真蝕刻処理してゲート電極２
を形成し、３０００人の厚さのａ−ＳｉＮ絶縁層３．３
００人の厚さの非晶質シリコン（以下、ａ−３ｉと称す
る）層５及び５００人のｎ”ａ−Ｓｉのオーム層６ａ、
６ｂを順次に形成した積層構造になっである。
また、アルミニウムやクロムでソース／ドレイン電極８
ａ、８ｂが上記のオーム層５ａ、５ｂを介在してａ−Ｓ
ｉ層５に接触しており、その下面は上記絶縁層３と接触
している。画素部に該当する透明導電層４がドレイン電
極８ｂの端部に接触された状態で絶縁層３上に形成され
ている。
ａ、８ｂが上記のオーム層５ａ、５ｂを介在してａ−Ｓ
ｉ層５に接触しており、その下面は上記絶縁層３と接触
している。画素部に該当する透明導電層４がドレイン電
極８ｂの端部に接触された状態で絶縁層３上に形成され
ている。
ａ−５ｉ層５上にはトランジスタに対する光の影響を減
少させるために光遮蔽層７を形成し、残りには保護層９
が順次に形成される。
少させるために光遮蔽層７を形成し、残りには保護層９
が順次に形成される。
発明が解決しようとする課題
しかし、ａ−５ｉ層薄膜トランジスタはゲート電極２、
絶縁層３及びソース／ドレイン電極８ａ。
絶縁層３及びソース／ドレイン電極８ａ。
８ｂが単層構造になっているため、絶縁が発生された。
また、光に敏感なａ−３ｉ５を保護するために光遮蔽層
７を設けなければならないので、製造原価が上昇した。
７を設けなければならないので、製造原価が上昇した。
更に、電界効果による移動度がｌａｄ／Ｖ・ｓｅｃ以下
であるため、速い画面を構成するのに難しい問題点があ
った。
であるため、速い画面を構成するのに難しい問題点があ
った。
発明の目的
本発明の目的は、上記の問題点を解決するために案出し
たもので、ゲート電極、ゲート絶縁層、ソース／ドレイ
ン電極層及び保護層を各々二層構造に形成して薄膜トラ
ンジスタの寿命を延長し得るようにし、ａ−Ｓｉ１５に
ＹＡＧレーザを使用して上記ａ−５ｉ層を結晶化するこ
とによってＰｏ１ｙ−３ｉ薄膜トランジスタを提供する
である。
たもので、ゲート電極、ゲート絶縁層、ソース／ドレイ
ン電極層及び保護層を各々二層構造に形成して薄膜トラ
ンジスタの寿命を延長し得るようにし、ａ−Ｓｉ１５に
ＹＡＧレーザを使用して上記ａ−５ｉ層を結晶化するこ
とによってＰｏ１ｙ−３ｉ薄膜トランジスタを提供する
である。
実施例
以下、添付図面に基づいて説明する。
第２図は本発明のＰｏ１ｙ−５ｉ薄膜トランジスタの断
面図を示したものである。ガラス基板１０上にベース層
１０Ｏを形成した後ゲート電極２０ａ、２０ｂ、ゲート
絶縁層３０ａ、３０ｂ、透明導電層４０とＰｏ１ｙ−３
ｉＮ５０を順次に形成し、更に、ｎ″ａ−Ｓｉオーム層
６０ａ、６０ｂ、ソース／ドレイン電極８０ａ、８０ｂ
、８１ａ、８１ｂを形成したものである。
面図を示したものである。ガラス基板１０上にベース層
１０Ｏを形成した後ゲート電極２０ａ、２０ｂ、ゲート
絶縁層３０ａ、３０ｂ、透明導電層４０とＰｏ１ｙ−３
ｉＮ５０を順次に形成し、更に、ｎ″ａ−Ｓｉオーム層
６０ａ、６０ｂ、ソース／ドレイン電極８０ａ、８０ｂ
、８１ａ、８１ｂを形成したものである。
本発明を第３図（Ａ）〜（Ｈ）に示されたＰ０１３’
Ｓｉ薄膜トランジスタの製造工程を参照して詳細に説
明する。
Ｓｉ薄膜トランジスタの製造工程を参照して詳細に説
明する。
第３図（Ａ）では、前記ガラス基板１０をきれいに洗浄
した後、スパッター装置を使用して１００人程堆積ベー
ス層１００をＳｉｎ、で形成する。
した後、スパッター装置を使用して１００人程堆積ベー
ス層１００をＳｉｎ、で形成する。
続いて、第３図（Ｂ）及び（Ｃ）では、スパッター装置
で第３図（Ａ）のサンプル上にクロム■。
で第３図（Ａ）のサンプル上にクロム■。
Ｔ、０、アルミニウム、チタン、タンタルの中で少なく
とも一つを選択して二回連続コーティングして、二層構
造のゲート電極２０ａ、２０ｂのパターンを形成する。
とも一つを選択して二回連続コーティングして、二層構
造のゲート電極２０ａ、２０ｂのパターンを形成する。
第３図（Ｄ）では、プラズマ化学気相装置を利用して３
０００人のａ −５ｉＮ （又は５ｉ０１． Ｔａｘｅ
ｓ ）を二回連続コーティングして、−層構造のゲート
絶縁層３０ａ、３０ｂを形成する。
０００人のａ −５ｉＮ （又は５ｉ０１． Ｔａｘｅ
ｓ ）を二回連続コーティングして、−層構造のゲート
絶縁層３０ａ、３０ｂを形成する。
第３図（Ｅ）においては、画素電極を構成する２０００
人の１．Ｔ、Ｏ（又は、５ｎＯｔ）透明導電層４を形成
する。
人の１．Ｔ、Ｏ（又は、５ｎＯｔ）透明導電層４を形成
する。
第３図ＣＦ）では、プラズマ化学気相装置を利用してａ
−Ｓｉ層を形成した後、ＹＡＧレーザを利用してａ−Ｓ
ｉ層５０上を光照射することによってＰｏ１ｙ−３ｉ層
５０に変換されるようにする。
−Ｓｉ層を形成した後、ＹＡＧレーザを利用してａ−Ｓ
ｉ層５０上を光照射することによってＰｏ１ｙ−３ｉ層
５０に変換されるようにする。
続いて、第３図（Ｇ）では、ソース／ドレイン電１８０
ａ、８０ｂ、８１ａ、８１ｂとＰｏ１ｙ−Ｓｉ層５０と
のオーム接触を良好にするために、厚さ１０００人のｎ
”ａ−３ｉＮオ一ム層６０ａ。
ａ、８０ｂ、８１ａ、８１ｂとＰｏ１ｙ−Ｓｉ層５０と
のオーム接触を良好にするために、厚さ１０００人のｎ
”ａ−３ｉＮオ一ム層６０ａ。
６Ｑｂを形成する。
第３図（Ｈ）においては、３０００人〜６０００人の厚
さでアルミニウムＣｒ、、 ｔ、’ｒ、 ０、ＶＩＯ
％Ａｌ５ｉｔ中の少なくとも一つを選択して薄膜を形成
し、その上にボジチブホトレジストを塗布し、マスクを
使用して紫外線に露光する。アルミニウム薄膜を形成す
る時には、アルミニウムエツチング溶液でエツチングし
た後ホトレジストを除去してソース／ドレイン電極８０
ａ、８０ｂ、８１ａ、８１ｂのパターンを形成する。
さでアルミニウムＣｒ、、 ｔ、’ｒ、 ０、ＶＩＯ
％Ａｌ５ｉｔ中の少なくとも一つを選択して薄膜を形成
し、その上にボジチブホトレジストを塗布し、マスクを
使用して紫外線に露光する。アルミニウム薄膜を形成す
る時には、アルミニウムエツチング溶液でエツチングし
た後ホトレジストを除去してソース／ドレイン電極８０
ａ、８０ｂ、８１ａ、８１ｂのパターンを形成する。
最終的に、チャンネルの上部分のｎ”ａ −Ｓｉオーム
層６０ａ、６０ｂをプラズマ化学気相装置でドライエツ
チングし、Ｓｉｎｇ （又は５ｉＯＮ、 ａ −３ｉ
Ｎ）を二回連続コーティングして二層構造の保護層９０
ａ、 ９０ ｂを形成する。このようにして製作さ
れた薄膜トランジスタは、使用時の寿命を延長し得るも
のである。
層６０ａ、６０ｂをプラズマ化学気相装置でドライエツ
チングし、Ｓｉｎｇ （又は５ｉＯＮ、 ａ −３ｉ
Ｎ）を二回連続コーティングして二層構造の保護層９０
ａ、 ９０ ｂを形成する。このようにして製作さ
れた薄膜トランジスタは、使用時の寿命を延長し得るも
のである。
本発明の作用効果を次記説明する。
薄膜トランジスタの安定化を目的としてガラス基板上に
ベース層を形成し、ゲート電極、ゲート絶縁層、ソース
／ドレイン電極及び保護層を各層の特性に合う物質を二
回蒸着してゲート電極とソース電極との断線を防止し、
ａ−３ｉ層にＹＡＧレーザを使用してＰｏ１ｙ−３ｉｌ
ｌを形成する。
ベース層を形成し、ゲート電極、ゲート絶縁層、ソース
／ドレイン電極及び保護層を各層の特性に合う物質を二
回蒸着してゲート電極とソース電極との断線を防止し、
ａ−３ｉ層にＹＡＧレーザを使用してＰｏ１ｙ−３ｉｌ
ｌを形成する。
このようにしてｐｏｌｙ−３ｉ層が形成され、光遮蔽層
を使用しないでもよいので、製造原価を低減し得る。
を使用しないでもよいので、製造原価を低減し得る。
さらに、Ｐｏ１ｙ、−３ｉｆｌ膜トランジスタは、高信
頬性及び高い電界移動度（４０ａｊ／Ｖ −５ｅｃ以下
）を持つ素子であるので、フルカラービデオイメジ及び
平板デイスプレー用として利用できるという利点を有す
る。
頬性及び高い電界移動度（４０ａｊ／Ｖ −５ｅｃ以下
）を持つ素子であるので、フルカラービデオイメジ及び
平板デイスプレー用として利用できるという利点を有す
る。
第１図は従来の薄膜トランジスタの断面図、第２図は本
発明のｍ膜トランジスタの断面図、第３図は本発明によ
る薄膜トランジスタの製造工程図である。 １０ニガラス基板、 ２０ ａ、：第１ゲート電極、 ２０ｂ：第２ゲート電極、 ３０ａ ：第１ゲート絶縁層、 ３０ｂ：第２ゲート絶縁層、 ４０：透明導電層、 ５０：Ｐｏ１ｙ−３ｉ層（多結晶シリコン層）、６０ａ
、６０ｂ：オーム層、 ８０ａ；第１ソース電極、 ８０ｂ：第２ソー′ス電極、 ８１ａ：第１ドレイン電極、 ８１ｂ：第２ドレイン電極、 ９０ａ：第１保護層、 ９０ｂ＝第２保護層、 １００：ベース層。
発明のｍ膜トランジスタの断面図、第３図は本発明によ
る薄膜トランジスタの製造工程図である。 １０ニガラス基板、 ２０ ａ、：第１ゲート電極、 ２０ｂ：第２ゲート電極、 ３０ａ ：第１ゲート絶縁層、 ３０ｂ：第２ゲート絶縁層、 ４０：透明導電層、 ５０：Ｐｏ１ｙ−３ｉ層（多結晶シリコン層）、６０ａ
、６０ｂ：オーム層、 ８０ａ；第１ソース電極、 ８０ｂ：第２ソー′ス電極、 ８１ａ：第１ドレイン電極、 ８１ｂ：第２ドレイン電極、 ９０ａ：第１保護層、 ９０ｂ＝第２保護層、 １００：ベース層。
Claims (2)
- （１）ガラス基板上にゲート電極、ゲート絶縁層、透明
導電層及びａ−Ｓｉ層、オーム層が順次に形成され、ソ
ース／ドレイン電極がオーム層を介在してａ−Ｓｉ層に
接触されていると共にソース／ドレイン電極の端部に透
明導電層が接触されている絶縁層上に形成され、ａ−Ｓ
ｉ層上に保護層を形成して構成された薄膜トランジスタ
において、 ガラス基板１０にベース層１００を形成してからゲート
電極２０ａ、２０ｂ、ゲート絶縁層３０ａ、３０ｂを積
層した二層構造に形成し、上記絶縁層３０ｂ上にポリシ
リコン層５０とオーム層６０ａ、６０ｂを積層構造に形
成し、ソース／ドレイン電極８０ａ、８０ｂ、８１ａ、
８１ｂが上記オーム層６０を介在し、透明導電層４０の
端部に接触した状態で上記絶縁層３０ｂ上に形成し、ポ
リシリコン層５０上に保護層９０ａ、９０ｂを二層構造
で積層してオーム層６０とソース／ドレイン電極８０ａ
、８０ｂ、８１ａ、８１ｂに接続すると共に絶縁層３０
ｂと透明導電層４０とに接触して形成されることを特徴
とする多結晶シリコン薄膜トランジスタ。 - （２）前記ポリシリコン層５０は上記絶縁層３０ｂ上に
形成されたａ−Ｓｉ層にＹＡＧレーザを光照射してなる
ことを特徴とする請求項１記載の多結晶シリコン薄膜ト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR880017393 | 1988-12-24 | ||
| KR17393 | 1988-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260570A true JPH02260570A (ja) | 1990-10-23 |
Family
ID=19280647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332508A Pending JPH02260570A (ja) | 1988-12-24 | 1989-12-21 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121876A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 薄膜デバイス用ガラス基板 |
| JPS59136971A (ja) * | 1983-01-26 | 1984-08-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
| JPS63140580A (ja) * | 1986-12-02 | 1988-06-13 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
-
1989
- 1989-12-21 JP JP1332508A patent/JPH02260570A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121876A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 薄膜デバイス用ガラス基板 |
| JPS59136971A (ja) * | 1983-01-26 | 1984-08-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
| JPS63140580A (ja) * | 1986-12-02 | 1988-06-13 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
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