JPH02246506A - 電流搬送回路 - Google Patents
電流搬送回路Info
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- JPH02246506A JPH02246506A JP2035972A JP3597290A JPH02246506A JP H02246506 A JPH02246506 A JP H02246506A JP 2035972 A JP2035972 A JP 2035972A JP 3597290 A JP3597290 A JP 3597290A JP H02246506 A JPH02246506 A JP H02246506A
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- Japan
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は低インピーダンス入力端子の電流を受けて高イ
ンピーダンス出力端子の同一または関連する値の出力電
流を発生する回路であって、他端が電圧供給源に接続さ
れた第２ダイオード接続トランジスタおよび前記入力端
子間に主電流導通通路が接続された第１トランジスタと
、他端が基準電位供給用入力端子に接続された第４ダイ
オード接続トランジスタおよび前記電圧供給端子間に主
電流搬送通路が接続された第３トランジスタと、制御電
極が前記第２および第３トランジスタの制御電極に接続
され、主電流導通通路が前記供給電圧および出力端子間
に接続され、前記第１および第４トランジスタの制御電
極が接地された第５トランジスタとを具える電流搬送回
路に関するものである。
ンピーダンス出力端子の同一または関連する値の出力電
流を発生する回路であって、他端が電圧供給源に接続さ
れた第２ダイオード接続トランジスタおよび前記入力端
子間に主電流導通通路が接続された第１トランジスタと
、他端が基準電位供給用入力端子に接続された第４ダイ
オード接続トランジスタおよび前記電圧供給端子間に主
電流搬送通路が接続された第３トランジスタと、制御電
極が前記第２および第３トランジスタの制御電極に接続
され、主電流導通通路が前記供給電圧および出力端子間
に接続され、前記第１および第４トランジスタの制御電
極が接地された第５トランジスタとを具える電流搬送回
路に関するものである。
（従来の技術）
この種の電流搬送回路は米国特許筒３．５８２．６８９
号明細書から既知であり、かつ、第１生成電流搬送回路
、即ち、ＣＣ１として一般に既知である。
号明細書から既知であり、かつ、第１生成電流搬送回路
、即ち、ＣＣ１として一般に既知である。
（発明が解決しようとする課題）
この回路によれば、基準電圧を供給する入力端子が入力
電流と同一電流をとり、その結果、基準電圧を一定に保
持するのが困難となり、従って、電流入力側の入力イン
ピーダンスが上昇するようになる欠点がある。また第２
生成電流搬送回路、即ち、ＣＣ２も既知であるが、これ
は一般に演算増幅器を用いて形成されている。これがた
め回路が複雑となるとともに高電圧供給源を必要とする
。
電流と同一電流をとり、その結果、基準電圧を一定に保
持するのが困難となり、従って、電流入力側の入力イン
ピーダンスが上昇するようになる欠点がある。また第２
生成電流搬送回路、即ち、ＣＣ２も既知であるが、これ
は一般に演算増幅器を用いて形成されている。これがた
め回路が複雑となるとともに高電圧供給源を必要とする
。
本発明は比較的簡単な形状の電流入力側の低インピーダ
ンスの電流搬送回路を提供することをその目的とする。
ンスの電流搬送回路を提供することをその目的とする。
（課題を解決するための手段）
本発明は低インピーダンス入力端子の電流を受けて高イ
ンピーダンス出力端子の同一または関連する値の出力電
流を発生する回路であって、他端が電圧供給源に接続さ
れた第２ダイオード接続トランジスタおよび前記入力端
子間に主電流導通通路が接続された第１トランジスタと
、他端が基準電位供給用入力端子に接続された第４ダイ
オード接続トランジスタおよび前記電圧供給端子間に主
電流搬送通路が接続された第３トランジスタと、制御電
極が前記第２および第３トランジスタの制御電極に接続
され、主電流導通通路が前記供給電圧および出力端子間
に接続され、前記第１および第４トランジスタの制御電
極が接地された第５トランジスタとを具える電流搬送回
路において、前記第４トランジスタを流れる電流を打消
す打消電流を内部的に発生する手段を設けて、前記入力
端子に電流がほぼ流れないようにしたことを特徴とする
。
ンピーダンス出力端子の同一または関連する値の出力電
流を発生する回路であって、他端が電圧供給源に接続さ
れた第２ダイオード接続トランジスタおよび前記入力端
子間に主電流導通通路が接続された第１トランジスタと
、他端が基準電位供給用入力端子に接続された第４ダイ
オード接続トランジスタおよび前記電圧供給端子間に主
電流搬送通路が接続された第３トランジスタと、制御電
極が前記第２および第３トランジスタの制御電極に接続
され、主電流導通通路が前記供給電圧および出力端子間
に接続され、前記第１および第４トランジスタの制御電
極が接地された第５トランジスタとを具える電流搬送回
路において、前記第４トランジスタを流れる電流を打消
す打消電流を内部的に発生する手段を設けて、前記入力
端子に電流がほぼ流れないようにしたことを特徴とする
。
前記打消電流を内部的に発生する手段は、制御電極が前
記第２トランジスタの制御電極に接続され、前記打消電
流を発生するように接続された第６トランジスタと、前
記打消電流を前記第４トランジスタに供給する手段とを
具えるようにする。
記第２トランジスタの制御電極に接続され、前記打消電
流を発生するように接続された第６トランジスタと、前
記打消電流を前記第４トランジスタに供給する手段とを
具えるようにする。
前記打消電流を供給する手段は電流ミラー回路を具える
ようにする。前記トランジスタを電界効果トランジスタ
とする。
ようにする。前記トランジスタを電界効果トランジスタ
とする。
電流搬送回路はインピーダンスレベルが著しく相違する
２つのポート間に電流を搬送する回路である。電流搬送
器はｘｙｚで示し得る３ポートを有する３ポ一ト回路網
である。この回路網の終端特性はその関連する入力端子
により３ポートの出力を与えるハイブリッドマトリック
スによって表わすことができる。第１生成電流搬送器（
ＣＣＩ）に対しては１次に示す関係が成立する。
２つのポート間に電流を搬送する回路である。電流搬送
器はｘｙｚで示し得る３ポートを有する３ポ一ト回路網
である。この回路網の終端特性はその関連する入力端子
により３ポートの出力を与えるハイブリッドマトリック
スによって表わすことができる。第１生成電流搬送器（
ＣＣＩ）に対しては１次に示す関係が成立する。
また、第２生成電流搬送器（ＣＣ２）に対しては次に示
す関係が成立する。
す関係が成立する。
電流搬送器およびその実行に関する池の情報はＩＥＥＥ
サーキット アンドシステムスマガジン第３巻、第１号
、１９８１年、第１０〜１４頁にラメラシュカマ−が発
表した論文“カレント コンベヤーズ：アレビューオブ
ザステート オブ、ザ アート”から得ることができる
。上記文献に記載されているように、ポートＸおよび２
間の伝達特性は入力端子Ｘにおける見かけの短絡回路を
有する電流制御電流源の伝達特性である。ポートｚにお
ける出力インピーダンスは、カスコード接続のような技
術、従って、入出力インピーダンス間の差を大きくする
ことにより極めて高くすることができる。入力インピー
ダンスを極めて低くする（見かけの短絡回路）ことによ
って、電流搬送器への入力端子が加算ノードを形成する
際、電流加算を一層正確とすることができる。
サーキット アンドシステムスマガジン第３巻、第１号
、１９８１年、第１０〜１４頁にラメラシュカマ−が発
表した論文“カレント コンベヤーズ：アレビューオブ
ザステート オブ、ザ アート”から得ることができる
。上記文献に記載されているように、ポートＸおよび２
間の伝達特性は入力端子Ｘにおける見かけの短絡回路を
有する電流制御電流源の伝達特性である。ポートｚにお
ける出力インピーダンスは、カスコード接続のような技
術、従って、入出力インピーダンス間の差を大きくする
ことにより極めて高くすることができる。入力インピー
ダンスを極めて低くする（見かけの短絡回路）ことによ
って、電流搬送器への入力端子が加算ノードを形成する
際、電流加算を一層正確とすることができる。
（実施例）
第１図はｐ−チャネル電界効果トランジスタＴ１のソー
ス電極に接続されたＸ入力端子である入力端子１を有す
る第１生成電流搬送回路を示す。電界効果トランジスタ
Ｔ１のドレイン電極をｎ−チャネル電界効果トランジス
タＴ２のドレイン電極およびゲート電極に接続し、その
ソース電極を接地する。電界効果トランジスタＴ２のゲ
ート電極を他の２つのｎ−チャネル電界効果トランジス
タＴ３およびＴ４のゲート電極に接続し、そのソース電
極をそれぞれ接地する。電界効果トランジスタＴ３のド
レイン電極をｐ−チャネル電界効果トランジスタＴ５の
ドレイン電極およびゲート電極に接続し、そのソース電
極をＸ入力端子である入力端子２に接続する。電界効果
トランジスタＴ５のゲート電極を電界効果トランジスタ
Ｔ１のゲート電極に接続し、電界効果トランジスタＴ４
のドレイン電極を２入力端子である出力端子３に接続す
る。
ス電極に接続されたＸ入力端子である入力端子１を有す
る第１生成電流搬送回路を示す。電界効果トランジスタ
Ｔ１のドレイン電極をｎ−チャネル電界効果トランジス
タＴ２のドレイン電極およびゲート電極に接続し、その
ソース電極を接地する。電界効果トランジスタＴ２のゲ
ート電極を他の２つのｎ−チャネル電界効果トランジス
タＴ３およびＴ４のゲート電極に接続し、そのソース電
極をそれぞれ接地する。電界効果トランジスタＴ３のド
レイン電極をｐ−チャネル電界効果トランジスタＴ５の
ドレイン電極およびゲート電極に接続し、そのソース電
極をＸ入力端子である入力端子２に接続する。電界効果
トランジスタＴ５のゲート電極を電界効果トランジスタ
Ｔ１のゲート電極に接続し、電界効果トランジスタＴ４
のドレイン電極を２入力端子である出力端子３に接続す
る。
作動に当たり、入力端子１に入力電流を供給し、入力端
子２にバイアス電圧を供給し、入力電流に比例する値の
出力電流を出力端子３に発生する。
子２にバイアス電圧を供給し、入力電流に比例する値の
出力電流を出力端子３に発生する。
この場合の比例定数は電界効果トランジスタＴ２および
Ｔ４の設計値に依存する。入力端子１の電圧は入力端子
２に供給される電圧に等しくする。入力端子（Ｘ入力端
子）は電流を吸引し、従って、入力端子２に接続された
電圧源によって理想的には入力端子２の電圧レベルを乱
すことなく、この電流を供給し、入力端子１（Ｘ入力端
子）の入力電圧を一定に保持し得るようにする。
Ｔ４の設計値に依存する。入力端子１の電圧は入力端子
２に供給される電圧に等しくする。入力端子（Ｘ入力端
子）は電流を吸引し、従って、入力端子２に接続された
電圧源によって理想的には入力端子２の電圧レベルを乱
すことなく、この電流を供給し、入力端子１（Ｘ入力端
子）の入力電圧を一定に保持し得るようにする。
第２図は次式で示す第２生成電流搬送機能を呈する本発
明による電流搬送回路を示す。
明による電流搬送回路を示す。
第２図に示す電流搬送回路の入力端子１００はＸ入力端
子に対応し、端子１０２はＸ入力端子に対応する。この
入力端子１００を電流源１０３とｐ−チャネル電界効果
トランジスタＴ１０１のソース電極１０３との接続点に
接続する。電流源１０３の他端を正の給電ライン１０４
に接続し、電界効果トランジスタＴ１０１のドレイン電
極をｎ−チャネル電界効果トランジスタＴｌＯ２のドレ
イン電極に接続する。電界効果トランジスタＴｌＯ２の
ソース電極を負の給電ライン１０５に接続し、電界効果
トランジスタＴ１０５のドレイン電極をそのゲート電極
に接続するとともに池のｎ −チャネル電界効果トラン
ジスタＴ１０３のゲート電極にも接続する。電界効果ト
ランジスタＴ１０３のソース電極を負の給電ライン１０
５に接続し、この電界効果トランジスタＴ１０３のドレ
イン電極をＰ−チャネル電界効果トランジスタＴ１０４
のドレイン電極に接続し、この電界効果トランジスタＴ
１０４のソース電極を入力端子１０２に接続する。電界
効果トランジスタＴ１０１のゲート電極を電界効果トラ
ンジスタＴ１０４のゲート電極およびドレイン電極に接
続する。池の２つのｎ−チャネル電界効果トランジスタ
Ｔ１０５およびＴ１０６はそのゲート電極を電界効果ト
ランジスタＴｌＯ２のゲート電極に接続し、そのソース
電極を負の給電ライン１０５に接続する。電界効果トラ
ンジスタＴ１０５のドレイン電極を出力端子１０１に接
続するとともに電流源１０６を経て正の給電ライン１０
４に接続する。電界効果トランジスタＴ１０６のドレイ
ン電極をｐ−チャネル電界効果トランジスタＴ１０７の
ドレイン電極に接続し、この電界効果トランジスタＴ１
０７のソース電極を正の給電ライン１０４に接続する。
子に対応し、端子１０２はＸ入力端子に対応する。この
入力端子１００を電流源１０３とｐ−チャネル電界効果
トランジスタＴ１０１のソース電極１０３との接続点に
接続する。電流源１０３の他端を正の給電ライン１０４
に接続し、電界効果トランジスタＴ１０１のドレイン電
極をｎ−チャネル電界効果トランジスタＴｌＯ２のドレ
イン電極に接続する。電界効果トランジスタＴｌＯ２の
ソース電極を負の給電ライン１０５に接続し、電界効果
トランジスタＴ１０５のドレイン電極をそのゲート電極
に接続するとともに池のｎ −チャネル電界効果トラン
ジスタＴ１０３のゲート電極にも接続する。電界効果ト
ランジスタＴ１０３のソース電極を負の給電ライン１０
５に接続し、この電界効果トランジスタＴ１０３のドレ
イン電極をＰ−チャネル電界効果トランジスタＴ１０４
のドレイン電極に接続し、この電界効果トランジスタＴ
１０４のソース電極を入力端子１０２に接続する。電界
効果トランジスタＴ１０１のゲート電極を電界効果トラ
ンジスタＴ１０４のゲート電極およびドレイン電極に接
続する。池の２つのｎ−チャネル電界効果トランジスタ
Ｔ１０５およびＴ１０６はそのゲート電極を電界効果ト
ランジスタＴｌＯ２のゲート電極に接続し、そのソース
電極を負の給電ライン１０５に接続する。電界効果トラ
ンジスタＴ１０５のドレイン電極を出力端子１０１に接
続するとともに電流源１０６を経て正の給電ライン１０
４に接続する。電界効果トランジスタＴ１０６のドレイ
ン電極をｐ−チャネル電界効果トランジスタＴ１０７の
ドレイン電極に接続し、この電界効果トランジスタＴ１
０７のソース電極を正の給電ライン１０４に接続する。
ｐ−チャネル電界効果トランジスタ１０８はそのソース
電極を正の給電ライン１０４に接続し、そのドレイン電
極を入力端子１０２に接続し、そのゲート電極を電界効
果トランジスタＴ１０７のゲート電極およびドレイン電
極に接続する。基準電圧発生器１１０はｐ−チャネル電
界効果トランジスタＴ１０９を具え、そのソース電極を
正の給電ライン１０４に接続し、そのドレイン電極をｐ
−チャネル電界効果トランジスタＴ１１０のソース電極
に接続する。電界効果トランジスタＴ１１０のドレイン
電極を電流源１０７を経て負の給電ライン１０５に接続
する。電界効果トランジスタＴ１０９のゲート電極を電
界効果トランジスタＴ１１０のゲート電極およびドレイ
ン電極に接続する。電界効果トランジスタＴ１０９のド
レイン電極および電界効果トランジスタＴ１１０のソー
ス電極を入力端子１０２に接続するとともにこれにより
基準電圧発生器１１０の出力端子を形成する。電流源１
０３．１０６および１０７は電流ｊを発生するように配
列し、これにより入力電流ｉが入力ダイオードを逆バイ
アスすることなく、はぼ±ｊの範囲を有するとともに出
力端子１０１に関連する出力電流を生ぜしめ得るように
する。
電極を正の給電ライン１０４に接続し、そのドレイン電
極を入力端子１０２に接続し、そのゲート電極を電界効
果トランジスタＴ１０７のゲート電極およびドレイン電
極に接続する。基準電圧発生器１１０はｐ−チャネル電
界効果トランジスタＴ１０９を具え、そのソース電極を
正の給電ライン１０４に接続し、そのドレイン電極をｐ
−チャネル電界効果トランジスタＴ１１０のソース電極
に接続する。電界効果トランジスタＴ１１０のドレイン
電極を電流源１０７を経て負の給電ライン１０５に接続
する。電界効果トランジスタＴ１０９のゲート電極を電
界効果トランジスタＴ１１０のゲート電極およびドレイ
ン電極に接続する。電界効果トランジスタＴ１０９のド
レイン電極および電界効果トランジスタＴ１１０のソー
ス電極を入力端子１０２に接続するとともにこれにより
基準電圧発生器１１０の出力端子を形成する。電流源１
０３．１０６および１０７は電流ｊを発生するように配
列し、これにより入力電流ｉが入力ダイオードを逆バイ
アスすることなく、はぼ±ｊの範囲を有するとともに出
力端子１０１に関連する出力電流を生ぜしめ得るように
する。
作動に当たり、入力端子１００に入力電流ｉを供給する
と、和の電流ｉ＋ｊが、電界効果トランジスタＴ１０１
を経てダイオード接続の電界効果トランジスタＴｌＯ２
に供給され、この電界効果トランジスタＴｌＯ２は電界
効果トランジスタＴ１０３． Ｔ１０５およびＴ１０６
と相俟って多重出力電流ミラー回路を構成する。
と、和の電流ｉ＋ｊが、電界効果トランジスタＴ１０１
を経てダイオード接続の電界効果トランジスタＴｌＯ２
に供給され、この電界効果トランジスタＴｌＯ２は電界
効果トランジスタＴ１０３． Ｔ１０５およびＴ１０６
と相俟って多重出力電流ミラー回路を構成する。
この例では、これら電界効果トランジスタＴｌＯ２，Ｔ
１０３、 Ｔ１０５およびＴ１０６は幾何学的に同一に
構成し、従って、和の電流ｉ＋ｊをこれら電界効果トラ
ンジスタの各々のドレイン電極に生ぜしめるようにする
。
１０３、 Ｔ１０５およびＴ１０６は幾何学的に同一に
構成し、従って、和の電流ｉ＋ｊをこれら電界効果トラ
ンジスタの各々のドレイン電極に生ぜしめるようにする
。
これらトランジスタの幾何学的形状を適宜にスケーリン
グすることによりスケールされた電流を発生させること
ができる。電界効果トランジスタＴ１０Ｇにより発生し
た出力電流を電界効果トランジスタＴ１０７およびＴ１
０８により形成された電流ミラー回路の入力ブランチに
供給して和の電流ｉ＋ｊを端子１０２に供給し得るよう
にする。この電流は、電界効果トランジスタＴ１０３お
よびＴ１０４を具える電流通路が必要とする電流であり
、従って、端子１０２への電流の流入または端子１０２
からの電流の流出が生じないようにする。
グすることによりスケールされた電流を発生させること
ができる。電界効果トランジスタＴ１０Ｇにより発生し
た出力電流を電界効果トランジスタＴ１０７およびＴ１
０８により形成された電流ミラー回路の入力ブランチに
供給して和の電流ｉ＋ｊを端子１０２に供給し得るよう
にする。この電流は、電界効果トランジスタＴ１０３お
よびＴ１０４を具える電流通路が必要とする電流であり
、従って、端子１０２への電流の流入または端子１０２
からの電流の流出が生じないようにする。
電界効果トランジスタＴ１０９およびＴ１１０並びに電
流源１０７は、チャネル／幅長さ比が電界効果トランジ
スタＴ１１０のチャネル／幅長さ比の１／３となるよう
に電界効果トランジスタＴ１０９を形成することにより
、正の給電ライン１０４の電圧よりも低い電圧Ｖｄ５ｓ
を発生する基準電圧源回路配置１１０を構成する。これ
がため、電界効果トランジスタＴ１０７およびＴ１０８
により形成される電流ミラー回路を作動せしめるととも
に、電圧範囲の残部が入力端子１００に得られるに充分
な電圧を得るものとすると、電流搬送回路に最大電圧を
得ることができる。この電圧発生回路配置は、電流搬送
回路の主要部分ではなく、池の任意の電圧発生回路配置
と置換することができる。電界効果トランジスタＴ１０
６． Ｔ１０７およびＴ１０８により形成され端子１０
２に結合された電圧源から必要とされる電流を供給する
ループを設けることによって、Ｘ入力端子と等価の入力
端子１００、ｙ入力端子と等価の端子１０２および２出
力端子と等価の出力端子１０１を有する第２生成電流搬
送器にかかる回路を変換することができる。
流源１０７は、チャネル／幅長さ比が電界効果トランジ
スタＴ１１０のチャネル／幅長さ比の１／３となるよう
に電界効果トランジスタＴ１０９を形成することにより
、正の給電ライン１０４の電圧よりも低い電圧Ｖｄ５ｓ
を発生する基準電圧源回路配置１１０を構成する。これ
がため、電界効果トランジスタＴ１０７およびＴ１０８
により形成される電流ミラー回路を作動せしめるととも
に、電圧範囲の残部が入力端子１００に得られるに充分
な電圧を得るものとすると、電流搬送回路に最大電圧を
得ることができる。この電圧発生回路配置は、電流搬送
回路の主要部分ではなく、池の任意の電圧発生回路配置
と置換することができる。電界効果トランジスタＴ１０
６． Ｔ１０７およびＴ１０８により形成され端子１０
２に結合された電圧源から必要とされる電流を供給する
ループを設けることによって、Ｘ入力端子と等価の入力
端子１００、ｙ入力端子と等価の端子１０２および２出
力端子と等価の出力端子１０１を有する第２生成電流搬
送器にかかる回路を変換することができる。
所望に応じ、電流搬送回路の性能を増大する他の種々の
変形または変更を行うことができる。これらの変形には
、大きな電圧の必要性および“エレクトロニクス”（１
９８３年６月１６日）にルディ ファンデル プラッシ
エが発表した論文“ダイナミックエレメント マッチン
グプッッ トリムレス コンバータオンチップ”に記載
された電流ミラー回路のダイナミック 素子整合を犠牲
にして装置の幾何学的な誤りを補償する際に電流再生の
精度を増大するソース縮退抵抗を設けることが含まれる
。
変形または変更を行うことができる。これらの変形には
、大きな電圧の必要性および“エレクトロニクス”（１
９８３年６月１６日）にルディ ファンデル プラッシ
エが発表した論文“ダイナミックエレメント マッチン
グプッッ トリムレス コンバータオンチップ”に記載
された電流ミラー回路のダイナミック 素子整合を犠牲
にして装置の幾何学的な誤りを補償する際に電流再生の
精度を増大するソース縮退抵抗を設けることが含まれる
。
また、電界効果トランジスタＴｌＯ２，Ｔ１０３． Ｔ
１０５およびＴ１０６により形成される電流ミラー回路
はカスコード接続されたトランジスタから形成し、電流
搬送回路の出力インピーダンスを更に増大し得るように
する。更に、この電流搬送回路は米国特許第３、５８２
．６８９号明細書に記載されたようなバイポーラトラン
ジスタによって形成することもできる。
１０５およびＴ１０６により形成される電流ミラー回路
はカスコード接続されたトランジスタから形成し、電流
搬送回路の出力インピーダンスを更に増大し得るように
する。更に、この電流搬送回路は米国特許第３、５８２
．６８９号明細書に記載されたようなバイポーラトラン
ジスタによって形成することもできる。
本発明は上述した実施例にのみ限定されるものではな（
、要旨を変えない範囲内で種々の変形や変更を行うこと
ができる。
、要旨を変えない範囲内で種々の変形や変更を行うこと
ができる。
第１図は既知の第１生成電流搬送回路の構成を示す回路
図、 第２図は本発明電流搬送回路の構成を示す回路図である
。 〜・１・ １．２−・・ 入力端子 ３ ・・・ 出力端子 １００ ・・・ 入力端子 １０１ ・・・ 端子 １０２ ・・一端子 １０３．１０６．１０７ ・・・ 電流源１０４
・・・ 正の給電ライン １０５ ・・・ 負の給電ライン １１０ ・・・ 基準電圧源 Ｔ１〜Ｔ５ ・・・ トランジスタ
図、 第２図は本発明電流搬送回路の構成を示す回路図である
。 〜・１・ １．２−・・ 入力端子 ３ ・・・ 出力端子 １００ ・・・ 入力端子 １０１ ・・・ 端子 １０２ ・・一端子 １０３．１０６．１０７ ・・・ 電流源１０４
・・・ 正の給電ライン １０５ ・・・ 負の給電ライン １１０ ・・・ 基準電圧源 Ｔ１〜Ｔ５ ・・・ トランジスタ
Claims (1)
- 【特許請求の範囲】 １、低インピーダンス入力端子の電流を受けて高インピ
ーダンス出力端子の同一または関連する値の出力電流を
発生する電流搬送回路であって、他端が電圧供給源に接
続された第２ダイオード接続トランジスタおよび前記入
力端子間に主電流導通通路が接続された第１トランジス
タと、他端が基準電位供給用入力端子に接続された第４
ダイオード接続トランジスタおよび前記電圧供給端子間
に主電流搬送通路が接続された第３トランジスタと、制
御電極が前記第２および第３トランジスタの制御電極に
接続され、主電流導通通路が前記供給電圧および出力端
子間に接続され、前記第１および第４トランジスタの制
御電極が接地された第５トランジスタとを具える電流搬
送回路において、前記第４トランジスタを流れる電流を
打消す打消電流を内部的に発生する手段を設けて、前記
入力端子に電流がほぼ流れないようにしたことを特徴と
する電流搬送回路。 ２、前記打消電流を内部的に発生する手段は、制御電極
が前記第２トランジスタの制御電極に接続され、前記打
消電流を発生するように接続された第６トランジスタと
、前記打消電流を前記第４トランジスタに供給する手段
とを具えることを特徴とする請求項１に記載の電流搬送
回路。 ３、前記打消電流を供給する手段は電流ミラー回路を具
えることを特徴とする請求項２に記載の電流搬送回路。 ４、前記トランジスタを電界効果トランジスタとするこ
とを特徴とする請求項１〜３の何れかの項に記載の電流
搬送回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8903705A GB2228384A (en) | 1989-02-17 | 1989-02-17 | Current conveyor circuit |
| GB8903705.5 | 1989-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246506A true JPH02246506A (ja) | 1990-10-02 |
Family
ID=10651907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035972A Pending JPH02246506A (ja) | 1989-02-17 | 1990-02-16 | 電流搬送回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5055719A (ja) |
| EP (1) | EP0383397B1 (ja) |
| JP (1) | JPH02246506A (ja) |
| DE (1) | DE69021903T2 (ja) |
| GB (1) | GB2228384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299971A (ja) * | 2001-03-28 | 2002-10-11 | Council Scient Ind Res | 低電圧、低電力および高性能のｉｉ型電流コンベヤのための模擬回路レイアウト |
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| US8729913B2 (en) | 2010-08-24 | 2014-05-20 | Cypress Semiconductor Corporation | Capacitance sensing systems, circuits and methods that include current conveyor based oscillators |
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| CN104811140B (zh) * | 2015-04-22 | 2017-10-24 | 盐城工学院 | 全集成电可调正交振荡器 |
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| IT201700034042A1 (it) | 2017-03-28 | 2018-09-28 | St Microelectronics Srl | Circuito current conveyor differenziale, dispositivo, apparecchiatura e procedimento corrispondenti |
| IT201700034026A1 (it) | 2017-03-28 | 2018-09-28 | St Microelectronics Srl | Circuito current conveyor, dispositivo, apparecchiatura e procedimento corrispondenti |
Family Cites Families (4)
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| US4471292A (en) * | 1982-11-10 | 1984-09-11 | Texas Instruments Incorporated | MOS Current mirror with high impedance output |
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-
1989
- 1989-02-17 GB GB8903705A patent/GB2228384A/en not_active Withdrawn
-
1990
- 1990-02-13 DE DE69021903T patent/DE69021903T2/de not_active Expired - Fee Related
- 1990-02-13 EP EP90200326A patent/EP0383397B1/en not_active Expired - Lifetime
- 1990-02-13 US US07/479,304 patent/US5055719A/en not_active Expired - Fee Related
- 1990-02-16 JP JP2035972A patent/JPH02246506A/ja active Pending
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|---|---|---|---|---|
| JP2002299971A (ja) * | 2001-03-28 | 2002-10-11 | Council Scient Ind Res | 低電圧、低電力および高性能のｉｉ型電流コンベヤのための模擬回路レイアウト |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8903705D0 (en) | 1989-04-05 |
| DE69021903D1 (de) | 1995-10-05 |
| GB2228384A (en) | 1990-08-22 |
| EP0383397A2 (en) | 1990-08-22 |
| EP0383397A3 (en) | 1991-07-10 |
| US5055719A (en) | 1991-10-08 |
| DE69021903T2 (de) | 1996-04-18 |
| EP0383397B1 (en) | 1995-08-30 |
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