JPH02228740A - 二重系処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主従２系統の処理装置と、同一イメージデ
ータが格納される主従２系統のメモリとを内部バスで接
続した二重系処理システムに関するものである。

〔従来の技術〕

第３図は、例えば「三菱総合計装制御システムＭＡＣＴ
ＵＳ　６２０　Ｊのカタログ（三菱電機株式会社発行）
、あるいは「ＭＡＣＴＵＳ　６２０メモリカードＰＸ２
ＭＣ−４取扱い説明書」（三菱電機株式会社発行）など
に示された、従来の二重系処理システムを示すブロック
図である。図において、１ａ、１ｂは一方が主系、他方
が従系として働き、演算処理を実行する処理装置であり
、図示の例では、処理装置１ａが主系、処理装置１ｂが
従系となつている。２ａｅ２ｂは一方が主系、他方が従
系として働き、主系の処理装置１ａが演算処理の実行に
際して発生するデータを同一イメージで格納するメモリ
で、図示の例では、メモリ２ａが主系、メモリ２ｂが従
系となっている。３はこれら各処理装置１　ａ　＊　１
　ｂ　％メモ！Ｊ２ａ、２ｂを接続している内部バスで
ある。

次に動作について説明する。通常、主系の処理装置１ａ
は演算処理を実行し、従系の処理装置１ｂは待機状態に
ある。ここで処理装置１ａＫ異常が発生してダウンする
と、待機状態にある処理装置１ｂがダウン時点直後よ）
処理装置１ａの行っていた演算処理を引き継ぎ、連続し
てその演算処理を実行する。

一方、演算処理を実行している主系の処理装置１ａから
のアクセスに対して、主系のメモリ２ａはリード／ライ
トのいずれにも応答する。しかしながら、従系のメモリ
２ｂは処理装置１ａからのライトアクセスに対しては、
主系のメモリ２ａと同期して自己の記憶内容を書き換え
るが、リードアクセスに対しては応答しない。このよう
に、主系のメモ’Ｊ２ａの書き換えに同期して従系のメ
モリ２ｂの内容も書き換えることにより、両メモリ２　
ａ　ｅ　Ｚｂ間でのデータの同一性を確保している。

従りて、主系のメモリ２ａに異常が発生してそのアクセ
スが不能になっても、従系のメモリ２ｂには同一の最新
データが蓄積されているため、この従系のメモリ２ｂに
切シ換えることによって、処理装置１ａは継続的に演算
処理を実行することができる。ここで、メモリ２ｂの切
シ換えは、主系のメモリ２ａが異常となったことを従系
のメモリ２ｂに通告するステータス信号３、が有効とな
った時点で実行される。それ以後は、このメモリ２ｂが
処理装置１ａからのリード／ライトアクセスに対し、と
もに応答することになる。

〔発明が解決しようとする課題〕

従来の二重系処理システムは以上のように構成されてい
るので、主系と従系とが共に同一の内部バス３に接続さ
れて、電気的に共通と−なっているため、供給電源のダ
ウン、内部バス３の異常など発生した異常の内容により
ては、従系のメモリ２ｂが正常に機能できる状態にあっ
たとしても本来の役割を果たすことができず、二重系の
意味をなさなくなるという問題点があった。

この発ＢＡは上記のような問題点を解消するためになさ
れたもので、主系と従系とを完全に独立させた、信頼性
の高い二重系処理システムを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る二重系処理システムは、主系と従系にそ
れぞれ異なる内部バスを用いることによって両系を電気
的に絶縁し、さらに、自系の処理装置が主系として動作
している時に他系に送るデータを一時蓄積するとともに
、自系の処理装置が従系となっている時に他系から受け
たデータを一時蓄積するデータバッファと、自系の処理
装置が主系として動作している時に他系に送るデータを
格納するアドレスデータを一時蓄積するとともに、自系
の処理装置が従系となっている時に他系から受けたアド
レスデータを一時蓄積するアドレスバッファと、これら
データバッファとアドレスバッファの読み出し／書き込
みを制御するとともに、データバッファに他系からのデ
ータが蓄積された時、アドレスバッファに蓄積されたア
ドレスデータに従って当該データを自系のメモリに書き
込むコントロール部を備えたバックアップコントローラ
を、それぞれの内部バスに接続し、この両バックアップ
コントローラ間を伝送線路で互いに接続したものである
。

〔作用〕

この発明における２系統のバックアップコントローラは
、互いに伝送線路によって接続されて、独立した異なる
系の内部バスに接続され、自系の処理装置が主系として
動作している時には、他系に送るデータをデータバッフ
ァに、当該データを格納するアドレスデータをアドレス
バッファにそれぞれ一時蓄積して、それらを伝送線路を
介して相手方バックアップコントローラへ送シ、自系の
前記処理装置が従系となっている時には、伝送線路を介
して他系から送られてきたデータとアドレスデータを、
データバッファおよびアドレスバッファに一時蓄積し、
コントロール部の制御によってデータバッファに蓄積さ
れたデータを、アドレスバッファに蓄積されたアドレス
データに従って自系のメモリに書き込むことＫより、両
系のメモリに格納されるデータの同一性を確保する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図においてｓ　ｊ　ａ　ｓ　１　ｂは一方が主系、他方
が従系として働く処理装置、２ａ、２ｂは一方が主系、
他方が従系として働くメモリであ）、第３図に同一符号
を付した従来゛のそれらと同一　あるいは相当部分であ
るため詳細な説明は省略する。

３ａは主系の処理装ｆｉ１ａとメモリ２ａとが接続され
ている内部バス、３ｂは従系の処理装置１ｂとメモリ２
ｂとが接続されている内部バスで、これらは従来の内部
バス３に相当し、互いに独立していて両系の電気的な絶
縁をはかつている。４ａ。

４ｂはこの内部バス３ａもしくは３ｂＫ接続された後述
するバックアップコントローラであυ、５ａ。

５ｂはこのバックアップコントローラ４ａ、４ｂに接続
されて、両系の間をよシ確実に電気的に絶縁するための
絶縁部、６はこの絶縁部５ａ＊５ｂを介して前記バック
アップコントローラ４ａ、４ｂを！続している、シリア
ルラインで構成された伝送線路である。

第２図は前記バックアップコントローラ４ａ（４ｂ）の
構成の詳細を示すブロック図である。図において、３１
．３２．３３は内部バス３ａ（３ｂ）を構成しているデ
ータバス、アドレスバス、およびコントロールバスであ
る。また、４１はデータバス３１およびコントロールパ
ス３３に接続されて、他系に送るデータを一時蓄積する
とともに他系から受けたデータを一時蓄積する、ファー
ストイン・７ア一ストアウト方式のメモリによるデータ
バッファ、４２Ｕアドレスバス３２およびコントロール
パス３３に接続されて、他系に送る前記データを格納す
るアドレスデータを一時蓄積するとともに他系から受け
たアドレスデータを一時蓄積する、ファーストイン・７
ア一ストアウト方式のメモリによるアドレスバッファで
あシ、４３はコントロールパス３３に接続されて、前記
データバッファ４１およびアドレスバッファ４２の読み
出し／書き込みを制御するとともに、データバッファ４
１に他系からのデータが蓄積された時、アドレスバッフ
ァ４２に蓄積されたアドレスデータに従？て、自系のメ
モリ２　ａ　（２ｂ）に当該データを書き込むコントロ
ール部でアル。

また、４４は前記データおよびアドレスデータのパラレ
ル・シリアル変換を行うパラレル・シリアル変換部であ
夛、４５はこのパラレル・シリアル変換部４４とデータ
バッファ４１との間を結ぶパラレルバス、４６はパラレ
ル・シリアル変換部４４とアドレスバッファ４２との間
を結ぶパラレルバスである。４７はデータバッファ４１
に蓄積されたデータをメモリ２　ａ　（２ｂ）に送るバ
ッファ用データバス、４８はアドレスバッファ４２に蓄
積されたアドレスデータをメモリ２　ａ　（２ｂ）に送
るバッファ用アドレスバスであり、４９はパラレル争シ
リアル変換部４４と絶縁部５　ａ　（５ｂ）とを接続す
るシリアルバスである。

次に動作について説明する。通常、主系の処理装置１ａ
は演算処理を実行し、従系の処理装置１ｂは待機状態に
ある。この間の動作は従来のものと変わらない。一方、
メモ！Ｊ２ａ、２ｂに関しては、それぞれが異なる内部
バス３ａｅ３ｂに接続されて、メモリ２ａが主系、メモ
リ２ｂが従系となって、共に同一のデータを維持してい
る。

バックアップコントローラ４ａ、４ｂはこのメモ！Ｊ２
ａ、２ｂの格納データの同一性を維持するために設けら
れたもので、主系側のバックアップコントローラ４ａは
自系の処理装置１ａがメモリ２ａをライトアクセスする
のに同期して、そのデータとアドレスデータとを絶縁部
５ａを介して伝送線路６へ送出する。従系側のバックア
ップコントローラ４ｂはこの主系側のバックアップコン
トローラ４ａからのデータとアドレスデータとを絶縁部
５ｂを介して受は取ると、当該データをメモリ２ｂの前
記アドレスデータで指定されるアドレスに格納する。

次に、このバックアップコントローラ４＆Ｃ４ｂ）の動
作の詳細を説明する。主系の処理装置１ａがメモリへの
ライトアクセスを行うと、メモリ２ａに当該データが書
き込まれると同時に、そのデータがデータバス３１を介
してデータバッファ４１に、また、前記データの格納ア
ドレスのアドレスデータがアドレスバス３２を介してア
ドレスバッファ４２に伝えられる。この時、コントロー
ルバス３３よシコントロール部４３にコントロール信号
が与えられると、コントロール部４３はタイミング信号
を生成してデータバッファ４１とアドレスバッファ４２
へ送る。データバッファ４１とアドレスバッファ４２は
このタイミング信号によって到達しているデータあるい
はアドレスデータを一旦蓄積する。その後、コントロー
ル部４３がタイミング信号を生成すると、データバッフ
ァ４１およびアドレスバッファ４２からは蓄積されてい
たデータもしくはアドレスデータが順次読み出されて、
パラレルバス４５，４Ｂを介シてパラレル会シリアル変
換部４４へ伝えられる。パラレル・シリアル変換部４４
は受は取ったデータおよびアドレスデータをシリアル信
号に変換し、シリアルバス４９を介して絶縁部５ａに送
シ、絶縁部５ａはそれを電気的に絶縁して伝送線路６に
送出する。

従系側では、この伝送線路６を介して送られてくるデー
タおよびアドレスデータを絶縁部５ｂにて電気的に絶縁
して受は取シ、シリアルバス４９を介してパラレル・シ
リアル変換部４４へ送る。

パラレル・シリアル変換部４４は受は取ったデータおよ
びアドレスデータをパラレル４８号に変換し、コントロ
ール部４３の発生するタイミング信号に従って、データ
バッファ４１あるいはアドレスバッファ４２に順次蓄積
してゆく。その後、コントロール部４３がタイミング信
号を生成すると、データバッファ４１およびアドレスバ
ッファ４２からは蓄積されていたデータもしくはアドレ
スデータが順次読み出されて、バッファ用データバス４
７あるいはバッファ用アドレスバス４８を介してメモリ
２ｂに送られる。メモリ２ｂでは、送られてきたアドレ
スデータの示すアドレスに、受は取ったデータを書き込
む。

これによって、両系のメモ！Ｊ２ａ、２ｂは同一のタイ
ミングで、常に同一のデータによりて書龜換えられ、格
納データの同一性が維持される。従って、主系のメモＩ
Ｊ　２　ａに障害が発生してアクセス不能になった場合
でも、系を待機している従系に＋；Ｖシ換えれば、従系
のメモＩＪ　２　ｂに格納されているデータを用いて、
連続的に演算処理を実行することができる。

一方、主系の処理装置１ａによるリードアクセス時には
、主系のメモリ２ａのみがアクセスされて、従系のメモ
ＩＪ　２　ｂは応答しない。ここで、主系、従系の関係
はあらかじめ設定されることによって決定されるので、
伝送線路６のデータの流れは双方向になる。

なお、上記実施例では、主系と従系のバックアップコン
トローラの間を結ぶ伝送線路をシリアルラインで構成す
るとともに、両者を絶縁部を介して接続して電気的な絶
縁をよシ確実にしたものについて説明したが、両者間の
データおよびアドレスデータの伝送をパラレル信号で行
うようにしてもよく、また、両者を絶縁部を介すること
なく直接接続してもよい。この組み合わせは、システム
の重要度、スピード要求、コスト等の要因によって任意
に選択でき、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、主系と従系にそれぞ
れ異なる内部バスを用意し、メモリのライトアクセス時
に、バックアップコントローラニよって従系のメモリの
同一アドレスにも同一のデータを書き込むように構成し
たので、主系と従系とが電気的に絶縁され、また、メモ
リアクセス時において、特別なソフトウェア等を意識せ
ずに両系のメモリに格納されるデータの同一性を確保す
ることができるため、装置設計、ソフトウェア製作が容
易で、信頼性の高い二重系処理システムを構築できる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による二重系処理システム
を示すブロック図、第２図はバックアップコントローラ
の構成の詳細を示すブロック図、第３図は従来の二重系
処理システムを示すブロック図である。 １ａ、１ｂは処理装置、２ａ、２ｂはメモリ、３ａ。 ３ｂは内部バス、４ａ、４ｂはバックアップコントロー
ラ、６は伝送線路、４１はデータバッファ、４２はアド
レスバッファ、４３はコントロール部。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 演算処理を実行する２系統の処理装置と、前記処理装置
   が演算処理の実行に際して発生するデータを同一イメー
   ジで格納する２系統のメモリとを内部バスで接続した二
   重系処理システムにおいて、一方の系統の前記処理装置
   およびメモリと、他方の系統の前記処理装置およびメモ
   リとを、それぞれ異なる前記内部バスに接続するととも
   に、前記各内部バスのそれぞれにバックアップコントロ
   ーラを接続して、前記両バックアップコントローラを互
   いに伝送線路で接続し、前記バックアップコントローラ
   が、自系の前記処理装置が主系として動作している時に
   、前記伝送線路を介して他系に送る前記データを一時蓄
   積し、自系の前記処理装置が従系となっている時に、前
   記伝送線路を介して他系から受けた前記データを一時蓄
   積するデータバッファと、自系の前記処理装置が主系と
   して動作している時に、前記伝送線路を介して他系に送
   る前記データを格納するアドレスデータを一時蓄積し、
   自系の前記処理装置が従系となっている時に、前記伝送
   線路を介して他系から受けた前記アドレスデータを一時
   蓄積するアドレスバッファと、前記データバッファおよ
   びアドレスバッファの読み出し／書き込みを制御すると
   ともに、前記データバッファに他系からのデータが蓄積
   された時、前記アドレスバッファに蓄積されたアドレス
   データに従って、自系の前記メモリに当該データを書き
   込むコントロール部を備えていることを特徴とする二重
   系処理システム。