JPH0222478B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はROMアレイを修理する方法およびメ
モリ回路に関するものである。 読出し専用メモリ（ROM）中にプログラムさ
れたメモリ・パターンは変更できないから、それ
に格納すべきプログラムは正しく、かつ誤りのな
いことが重要である。もちろん、それらのメモリ
の製造中に製造上の欠陥とプログラミング上の欠
陥が起り得る。 欠陥を含んでいるROMを修理できるならば製
造の歩留りを向上させることができる。しかし、
これは複雑な回路を用いることなしに、ROMを
簡単に修理できるように製造できる場合にのみ経
済的に引き合うものである。 本発明によれば、欠陥のある行（欠陥行）のア
ドレスを格納する過程と、欠陥行に格納すべきで
あつたデータをプログラム可能なメモリの予備行
に格納する過程と、前記欠陥行が前記予備行によ
り置き換えられるように、欠陥行がアドレスされ
た時に前記予備行を常にアクセスさせる過程と、
を備え、１つまたはそれ以上の欠陥があることが
判明している行を有するROMアレイを修理する
方法において、ROMアレイの各列はそれぞれ列
の内容から得られたチエツク・ビツト含み、予備
行に格納されているデータはROMアレイの中に
実際に含まれている前記データと前記チエツク・
ビツトから発生され、これにより欠陥行が除外さ
れるようにしたことを特徴とする１つまたはそれ
以上の欠陥があることが判明している行を有する
ROMフレイを修理する方法が得られる。 欠陥行がアドレスされる時に予備行が常にアク
セスされるから、実行させる任意のプログラム中
で欠陥行のアドレスを識別する必要はない。ま
た、予備行に格納させるデータは、ROMアレイ
に実際に含まれるデータとチエツクビツトから簡
単な方法で発生できる。 一実施例においては、前記発生させられたデー
タはROMアレイの各行を順次アドレスするステ
ツプによつて前記予備行に書き込まれ、前記欠陥
行がアドレスされたときにプログラム可能メモリ
の前記予備行がアクセスされ且つ書込み手段が前
記発生させられたデータ前記予備行に書込むよう
になつている。 なるべくなら、各チエツク・ビツトはそれぞれ
の列における論理「０」または「１」の数を表
し、予備行に格納すべきデータは、予備行の各ビ
ツトに既知の値を書込むことにより発生され、
ROMアレイと予備メモリ行とのそれぞれの列に
おける論理「０」または「１」の数を表す各列に
対する別のチエツク・ビツトを計算するようにす
るとよい。 また、本発明により、ROMアレイと、この
ROMアレイの個々の行のアドレスの受けとりに
応答して個々の行をアクセスするための手段と、
１つまたはそれ以上の欠陥を有することが判明し
ている行を置き換えることによりROMアレイを
修理するための装置と、を備え、ROMアレイの
各列はそれぞれの列の残りの内容から計算された
チエツク・ビツトを含むメモリ回路において、前
記装置は、欠陥行のアドレスを格納するための手
段と、欠陥行に格納すべきであつたデータを格納
するためのプログラム可能なメモリの予備列と、
前記欠陥行がアドレスされる時は前記予備行を常
にアクセスさせることにより前記欠陥行を前記予
備行で置き換える手段とを備え、予備行内のデー
タはROMの残りの内容から発生されるように構
成されたメモリ回路が得られる。 このメモリ回路の一実施例においては、前記装
置は、動作可能状態にされた時にデータを前記予
備メモリ列に書込むように構成された書込み手段
を更に備える。 なるべくなら、前記メモリ回路は、ROMアレ
イのアクセスされた列中のデータを出力端子へ供
給するための手段を更に備え、前記装置は、前記
欠陥行がアドレスされた時に、前記予備メモリ列
内のデータを前記出力端子へ常に供給させるため
の手段を含むように構成するようにする。 このメモリ回路の別の実施例においては、
ROMアレイ中の個々の行をアクセスするための
前記手段は、個々の行をアクセスするために接続
され、かつ複数のアドレス線に接続される行デコ
ーダ／ドライバを含み、前記比較手段は複数の比
較器と、欠陥行のアドレスを格納するための複数
のプログラム可能なスイツチと、アンドゲートと
を備え、各比較器の１つの入力端子はそれぞれの
アドレス線に接続され、各プログラム可能なスイ
ツチに各アドレス線が組合わされ、かつ各スイツ
チはそれぞれの比較器の第２の入力端子に接続さ
れ、前記アンドゲートは各比較器の出力端子に接
続されて、各比較器への両方の入力が一致した時
に予備選択信号を発生する。 ROMアレイ中の１つ以上の欠陥行を置き換え
ることができるようにするために複数の予備メモ
リ行を設けることができる。 このメモリ回路の別の実施例においては、前記
ROMアレイはいくつかのROMブロツクを含み、
前記各予備行は、各ブロツク中の１つの欠陥行
を、組合わされている予備行で置き換えることが
できるように、前記ブロツクの１つに組合わさ
れ、各欠陥行がアドレスされる時は選択された予
備行が常にアクセスされる。 以下、図面を参照して本発明を詳しく説明す
る。 第１図に示す回路はアドレス線２と、入力デー
タ線１５と、出力データ線８とを含む。第１図に
示されているメモリ回路は、ROMアレイ１をア
ドレスするプロセツサまたはその他の制御装置
（図示せず）に使用するもので、それのプログラ
ムに従つて、出力線８に現われたデータ出力を使
用するものである。 ROMアレイ１の各行は行デコーダ／ドライバ
５に接続される。この行デコーダ／ドライバ５
は、４本のアドレス線２に適切な４ビツト行アド
レスを受けた時に、ROMアレイ１の個々の行を
アクセスするように構成される。アクセスされた
行中のビツトは検出増幅器７により検出され、読
出された語は出力データ線８に出力される。 これまで説明したように、このメモリ回路と、
それの動作とは通常のものであつて、ROMアレ
イの内容を読出すことができるようにするもので
ある。したがつて、このメモリ回路の部品と、動
作は当業者には明らかなものであるから、それら
についての説明は省略する。 ROMがプログラムされると、そのROMに格
納されている情報はその後に変更することはでき
ない。プログラムされたROMは必要な情報が含
まれているかどうかについての検査が行われる
が、その際に欠陥や異常がしばしば検出される。 第１図に示す回路は予備メモリ行９を含む。こ
の予備メモリ行９はROMアレイ１中の欠陥行の
代りに使用できる。予備メモリ行９はプログラム
可能なROM（PROM）、レーサ・リンクまたは消
去可能なPROM（EPROM）で構成できる。一実
施例においては、予備メモリ行９はランダム・ア
クセス・メモリ（RAM）である。予備メモリ行
９は図示のようにメモリの１つの行とすることが
できる。あるいは、予備メモリ行はRAMアレイ
の１つの行とすることができる。好適な実施例に
おいては、同じ回路中にROMアレイとRAMア
レイが設けられている場合には、RAMのいくつ
かの行は、ROMアレイとRAMアレイ中の欠陥
行の代りに使用するために、保留しておかれる。 第１図の回路は４つのプログラム可能なスイツ
チ３を含む。ROMアレイの検査によりROMの
欠陥行が識別されたとすると、その欠陥行のアド
レスを格納するようにそれらのスイツチ３はプロ
グラムされる。なるべくなら、各スイツチ３はヒ
ユーズで構成する。欠陥行のアドレスがスイツチ
３に閉じ込められるように、スイツチ３は検査中
にとばすこともできれば、とばさないこともでき
る。各スイツチ３はそれぞれの比較器４の１つの
入力端子に接続され、各比較器４の他の入力端子
はそれぞれのアドレス線２に接続される。全ての
比較器の出力はアンドゲート６へ与えられる。 アンドゲート６は５番目の入力端子１０を有す
る。この入力端子１０は別のプログラム可能なス
イツチ１１に接続される。このスイツチ１１もな
るべくヒユーズで構成する。ROMアレイの検査
により欠陥行が見つかつた時にはスイツチ１１は
開かれる（とばされる）が、予備メモリ行９への
アクセスが求められないように、ROMアレイ中
に欠陥行がない時はスイツチ１１は閉じられたま
まである（とばされない）。 アンドゲート６の出力端子は予備メモリ行９
と、予備行９の内容を検出する検出増幅器１２
と、予備行９への書込み機構１３とに接続される
とともに、選択回路１４に接続される。この選択
回路１４の１つの入力端子は検出増幅器１２に接
続され、選択回路１４の他の入力端子は検出増幅
器７に接続される。選択回路１４の出力端子はデ
ータ出力線８に接続される。 ROMアレイ１を検査した結果、それの１つの
行に１つまたはそれ以上の欠陥があることがわか
つた場合について考えてみる。その欠陥行のアド
レスがスイツチ３にプログラムされる。したがつ
て、スイツチ３がヒユーズであるとすると、選択
した１つのヒユーズに大電流を流すことによりそ
のヒユーズが融けるから、そのヒユーズに接続さ
れている比較器に論理「１」が与えられ、他のヒ
ユーズがそれぞれの接続されている比較器４に論
理「０」を与えるようにそれらのヒユーズはその
まま放置される。これに関連して、各スイツチ３
と１１の１つの端子が線１６により電源O_v（V_ss）
に接続され、他の端子が電源電圧V_ccに接続され
ることが第１図からわかるであろう。更に、説明
のために、高電圧レベル信号が「１」を表し、低
レベル信号が「０」を表すものとする。 ROMアレイが欠陥行を有するときは、アンド
ゲート６へ「１」が入力されるようにヒユーズ１
１がとばされる。 前記したように、とばすべきヒユーズは大電流
を流すことによりとばされる。この目的のために
プログラム可能なメモリ試験器（図示せず）を使
用できる。その試験器はROMの内容を所要の内
容と比較し、とばすべき各ヒユーズに大電流を流
してそのヒユーズをとばすことにより識別された
欠陥行のアドレスでスイツチ３をプログラムする
ようにその試験器は構成される。 このメモリ試験器は本発明の構成部分ではない
から、それについての説明は省略する。しかし、
スイツチ３と１１がメモリの検査中に製造者によ
りプログラムされるように、スイツチ３と１１を
プログラミングするための回路はメモリ試験器の
一部にできることに注意されたい。あるいは、ス
イツチ３，１１を使用者がプログラムできるよう
に、スイツチ３，１１をプログラミングするため
の回路をROMと関連する回路とに同じ回路で設
けることができる。この場合には、スイツチをヒ
ユーズで構成する必要はなくてRAMアレイ中の
ある場所とし、初期設定中に使用者がスイツチを
プログラムするようにも構成できる。 ROMアレイ１の欠陥行のアドレスばかりでな
く、ROMのその行に固定すべきであつた正しい
データも予備メモリ行９に書込まなければならな
い。正しいデータを発生するための簡単なやり方
を以下に詳しく説明する。 ROMの欠陥行のアドレスがプログラム可能な
スイツチ３に格納され、その欠陥行に格納すべき
であつたデータが予備メモリ行９に書込まれる
と、ROM１を正常に使用できる。したがつて、
ROM１の欠陥行を除く任意の行のアドレスがア
ドレス線２に現われるものとすると、行デコー
ダ／ドライバ５はROM１のその行をアクセス
し、検出増幅器７はその行に含まれているビツト
を検出する。線２上のアドレスはスイツチ３に格
納されているアドレスと同じではないから、ある
比較器４は「０」を出力して入力が異なることを
示すが、他の比較器は同一入力を示す「１」出力
を発生する。したがつて、アンドゲート６への必
ずしも全ての入力が同一であるわけではなく、そ
のためにゲート６の出力は「０」となる。この
「０」出力は、出力線８におけるデータがROM
１のアドレスされた行に格納されている語である
ように、検出増幅器７により検出されたデータを
選択回路１４に出力線へ出力させるように構成さ
れる。 ROMアレイの欠陥行のアドレスがアドレス線
２に現われると、デコーダ／ドライバ５はROM
アレイのその行を依然としてアクセスし、検出増
幅器７は欠陥行中のビツトを検出する。しかし、
線２上のアドレスがスイツチ３により格納されて
いるアドレスと同じであるから、各比較器４の出
力は、それの入力が一致していることを示す
「１」となる。そうすると、アンドゲート６への
各入力は「１」であるから、このアンドゲート６
の出力は「１」となる。この「１」出力は予備行
９をアクセスし、その予備行９内のデータは検出
増幅器１２により検出される。更に、その「１」
出力は、出力線８に現われるデータが予備行９に
格納されている語であるように、予備行９に組合
わされている検出増幅器１２により検出されたデ
ータを、選択回路１４に出力させるように構成さ
れる。 データを予備行９に書込む方法を以下に説明す
る。データは、実際にはほぼ従来のやり方で、書
込み機構１３により予備行に書込まれる。したが
つて、アンドゲート６の出力が「１」であるよう
にROMアレイの欠陥行のアドレスで線２をアド
レツシングすることにより、予備行９はアクセス
される。 書込み機構１３が入力線１５に現われる入力デ
ータを予備行９に書込むように、書込み機構１３
を動作可能状態とするためにも「１」出力は構成
される。 欠陥行のアドレツシングにより予備行９が自動
的にアクセスされるから、実行される任意のプロ
グラムでROMアレイの欠陥行のアドレスを識別
する必要はないことがわかるであろう。したがつ
て、データを入力線１５に与え、ROMアレイ１
の各行を順次アクセスすることによつて、データ
は予備行に書込まれることになる。欠陥行がアド
レスされると予備行９が自動的にアクセスされ、
書込み機構１３が動作可能状態にされる。 第１図に示す回路の動作について以上述べた説
明においては、ROMアレイ１の試験中に欠陥行
が見つかり、それのアドレスがスイツチ３にプロ
グラムされると仮定した。それと同時に、「１」
を表すため、したがつて欠陥行の存在を表すため
にスイツチ１１がプログラムされる。しかし、
ROM中に欠陥行がないことが試験により判明し
たとすると、スイツチ１１は「０」を表すように
その試験結果に従つてプログラムされる。たとえ
ば、スイツチ１１がヒユーズであるとすると、低
レベル信号が線１６に現われるようにヒユーズは
融かされない。アンドゲート６へ与えられる入力
の１つは常に「０」であるからそのアンドゲート
６の出力は「０」であり、選択回路１４はROM
アレイ１と予備行９とに組合わされている検出増
幅器７からの出力を常に得るから、それに組合わ
されている回路はアクセスされない。 ここで説明している実施例においては、１つの
予備メモリ行９に検出増幅器１２と書込み機構１
３が組合わされる。しかし、予備行９が実際には
RAMアレイ中の行であるとすると、そのアレイ
に組合わされている検出増幅器と書込み機構を図
示の検出増幅器および書込み機構の代りに使用で
きる。 ほとんどの状況においては、予備メモリ行９は
RAMの行であるから、ROMアレイの欠陥行の
アドレスを製造者が固定することはできるが、電
源を断つた後、再び電源を投入した時には、初期
設定手続の一部として使用者が正しいデータを予
備行９に書込む必要がある。予備行９に書込むデ
ータを容易に決定できるように、チエツク・ビツ
トを含ませるようにROMアレイをプログラムす
ると好適である。したがつて、ROMアレイの各
列は、列の残りの内容から計算されて、その列中
の「１」と「０」の数を表すチエツク・ビツトを
含む。これらのチエツク・ビツトをチエツク語内
に配置し、この目的のために保留されていて、
ROMアレイの各行群に関連するROMアレイの
行にそのチエツク語を格納すると好適である。た
とえば、第１図のROMアレイ１は16行を有し、
そのうちの15行がデータを格納し、16番目の行が
チエツク語を格納する。なるべくなら、各列が
「１」または「０」を個々に加え合わされるよう
にチエツク語を計算するようにする。各列は
「１」を同数だけ含む、すなわち、偶数パリテイ
を有し、実際に「０」に加えられるようにすると
好適である。 簡単にするために、以下の説明においては４×
４のROMアレイのデータ内容だけについて考え
ることにするが、ここで説明する手順は、予備行
９への正しいデータの入力にも適用できる。した
がつて、たとえば次のようなデータを含む４×４
のROMアレイについて考えることにする。 ０ １ ０ ０ 行０ １ １ １ １ 行１ １ ０ １ ０ 行２ 各列が偶数パリテイを有するように、行３に格
納するためにチエツク語が計算される。このチエ
ツク語は0001であり、ROMアレイ中にプログラ
ムされると次のようになる。 ０ １ ０ ０ 行０ １ １ １ １ 行１ １ ０ １ ０ 行２ ０ ０ ０ １ 行３（チエツク語） 製造試験中に、製造者はROMアレイの実際の
内容を、含ませることをその製造者が決定したデ
ータと比較する。上に示したデータを格納してい
るべきであるが、行２に欠陥があることが判明し
たと仮定する。行２のアドレスは前記したように
してスイツチ３にプログラムされる。 ROMアレイを使用する時は、初期設定を行う
ことが求められ、書込み機構が動作可能状態にさ
れて予備メモリ行９に「０」を書込む。ROMア
レイの欠陥行をアドレツシングすると予備行９が
自動的にアクセスされるから、初期設定プログラ
ムが各ROM行を順次アクセスでき、各行の各場
所に「０」を書込もうとする。もちろん、予備行
９だけが「０」にセツトされる。 そうすると、ROMアレイの内容は次のように
なる。 ０ １ ０ ０ 行０ １ １ １ １ 行１ ０ ０ ０ ０ 予備行 ０ ０ ０ １ 行３（チエツク語） それから、各列を偶数パリテイにするパリテイ
語が計算される。したがつて、 ０ １ ０ ０ 行０ １ １ １ １ 行１ ０ ０ ０ ０ 予備行 ０ ０ ０ １ 行３ １ ０ １ ０ パリテイ語 が得られる。それから、ROMの行が順次アクセ
スされ、パリテイ語が書込み機構へ入力される。
もちろん、パリテイ語は予備行に書込まれるだけ
であるから、ROMアレイの内容は次のようにな
る。 ０ １ ０ ０ 行０ １ １ １ １ 行１ １ ０ １ ０ 予備行 ０ ０ ０ １ 行３ これは最初に求められたデータである。 このように、各列が偶数パリテイを有するよう
にチエツク語が計算されたとすると、欠陥行は０
にセツトされ、それから偶数パリテイを有するパ
リテイ語が計算される。計算されたパリテイ語は
欠陥行に格納すべきであつたデータである。 あるいは、各列が奇数パリテイを有する、すな
わち、各列の「１」を加え、その「１」の数が奇
数であるように、チエツク語を計算することもで
きる。欠陥行は依然として０にセツトされるが、
パリテイ語は奇数パリテイを有するようにも計算
される。 もちろん、チエツク語は要求に応じて選択でき
るが、その場合には、欠陥行に格納すべきデータ
の決定に一層複雑な計算を行わねばならないこと
がある。予備行９のために求められるデータの発
生が簡単となるから、列がパリテイを有するよう
にチエツク語を計算すると好適である。 第１図に示されている実施例は、１語がアレイ
の各行に格納されるように、16行×16列のROM
アレイを含む。しかし、各行に１語以上を格納す
るROMアレイにも本発明は等しく用いることが
できる。 第２図は、64行×64列のROMアレイ１００に
組合わされている回路を示す。図示のように、
ROMアレイ１００の各行が完全な語を４語格納
するように語長は16ビツトである。公知のやり方
で、アクセスされる行中の全ての語を検出するた
めに検出増幅器１０７が設けられ、読出された４
つの語のうちの１語を選択して、それを出力デー
タ線１０８に出力するために公知の語選択回路１
２０が設けられる。これに関して、語選択回路１
２０は、それに接続されている列アドレス線１２
２に受けた列アドレスにより制御される。 先に説明したように、欠陥行のアドレスを格納
するためにプログラム可能なスイツチ１０３が設
けられ、欠陥行のアドレスがアドレス線に現われ
た時にアンドゲート１０６が予備行１０９のアク
セスを可能にする。もちろん、６４の各行に異な
るアドレスを与えるために６ビツトを必要とする
から、６本のアドレス線と６個のスイツチ１０３
がある。ROMアレイ１００に欠陥行がない時
に、予備行１０９のアクセスを阻止するために別
のプログラム可能なスイツチ１１１も設けられ
る。 図示のように、予備行１０９がROMアレイ１
００の１行が格納するのと同じ情報を格納できる
ように、予備行１０９も64ビツトを有する。格納
されている語を検出するために検出増幅器１１２
が設けられ、ゲート１０６により動作可能状態に
された選択回路１１４が、検出増幅器１１２また
は１０７のいずれの出力が語選択回路１２０へ与
えられるように、それらの出力を選択する。書込
み機構１１３が語選択回路１２４に接続される。
語選択回路１２４はデータ入力線１１５に接続さ
れ、列アドレス線１２２により制御される。書込
み機構１１３はアンドゲート１０６により動作可
能状態にされる。 第２図に示されている回路の動作は、第１図に
示されている回路の動作とほぼ同じであるから、
説明は省略する。 予備行１０９に書込むデータは前記チエツク語
を用い、パリテイ語を計算することにより簡単に
発生される。これに関して、各行に１語以上が格
納される場合に、上記のデータを発生するやり方
は、全てのチエツク語を１つの行に設けることを
要しないことに注意すべきである。４ビツト語が
８ビツト行に格納される次の例について考えるこ
とにする。ROMが次のデータを含むものと仮定
する。

【表】 偶数パリテイを用いて、ROMが次のデータを
含むように、チエツクが語の各列について計算さ
れ、使用されない場所に含まれる。

【表】 １ ０ １ ０ １ １ ０ ０ 行２

Claims (1)

1. 【特許請求の範囲】 １ 欠陥のある行（欠陥行）のアドレスを格納す
   る過程と、欠陥行に格納すべきであつたデータを
   プログラム可能なメモリの予備行に格納する過程
   と、前記欠陥行が前記予備行により置き換えられ
   るように、欠陥行がアドレスされた時に前記予備
   行を常にアクセスさせる過程と、を備える、１つ
   またはそれ以上の欠陥があることが判明している
   行を有するROMアレイを修理する方法におい
   て、ROMアレイの各列はそれぞれ列の内容から
   得られたチエツク・ビツト含み、予備行に格納さ
   れているデータはROMアレイの中に実際に含ま
   れている前記データと前記チエツク・ビツトから
   発生され、これにより欠陥行が除外されるように
   したことを特徴とする１つまたはそれ以上の欠陥
   があることが判明している行を有するROMフレ
   イを修理する方法。 ２ 特許請求の範囲第１項記載の方法であつて、
   前記発生させられたデータはROMアレイの各行
   を順次アドレスするステツプによつて前記予備行
   に書き込まれ、前記欠陥行がアドレスされたとき
   にプログラム可能メモリの前記予備行がアクセス
   され且つ書込み手段が前記発生させられたデータ
   前記予備行に書込むことを特徴とする方法。 ３ 特許請求の範囲第１項または第２項記載の方
   法であつて、各チエツク・ビツトはそれぞれの列
   における論理「０」または「１」の数を表し、予
   備行に格納すべきデータは、予備行の各ビツトに
   既知の値を書込むことにより発生され、ROMア
   レイと予備メモリ行とのそれぞれの列における
   「０」または「１」の数を表す各列に対する別の
   チエツク・ビツトを計算することを特徴とする方
   法。 ４ 特許請求の範囲第３項記載の方法であつて、
   計算した別のチエツク・ビツトを予備メモリ行の
   それぞれのビツトに書込むことを特徴とする方
   法。 ５ 特許請求の範囲第１〜４項のいずれかに記載
   の方法であつて、各入来行アドレスを欠陥行の格
   納されているアドレスと比較し、前記入来アドレ
   スと前記格納されているアドレスが一致した時に
   予備選択信号を常に発生させ、その予備選択信号
   は、前記欠陥のある行が前記予備行により交換さ
   れるように、前記予備メモリ行へのアクセスを可
   能にすることを特徴とする方法。 ６ 特許請求の範囲第５項記載の方法であつて、
   前記予備選択信号は前記予備行中のデータの出力
   を可能にし、かつ前記欠陥行におけるデータの出
   力を不能にすることを特徴とする方法。 ７ 特許請求の範囲第５項記載の方法であつて、
   前記予備選択信号は前記予備行へのアクスを可能
   とし、かつ前記欠陥行へのアクセスを不能にする
   ことを特徴とする方法。 ８ ROMアレイと、このROMアレイの個々の
   行のアドレスの受けとりに応答して個々の行をア
   クセスするための手段と、１つまたそれ以上の欠
   陥を有することが判明している行を置き換えるこ
   とによりROMアレイを修理するための装置と、
   を備え、ROMアレイの各列はそれぞれの列の内
   容から得られたチエツク・ビツトを含むメモリ回
   路において、前記装置は、欠陥行のアドレスを格
   納するための手段と、欠陥行に格納すべきであつ
   たデータを格納するためのプログラム可能なメモ
   リの予備行と、前記欠陥行がアドレスされる時は
   前記予備行を常にアクセスさせることにより前記
   欠陥行を前記予備行で置き換える手段と、を備
   え、予備行内のデータは、前記欠陥行を除き、
   ROMアレイ中に実際に含まれている前記データ
   と前記チエツク・ビツトから発生されることを特
   徴とするメモリ回路。 ９ 特許請求の範囲第８項記載のメモリ回路であ
   つて、各チエツク・ビツトはROMアレイのそれ
   ぞれの列における「０」または「１」の数を表す
   ことを特徴とするメモリ回路。 １０ 特許請求の範囲第８項または第９項記載の
   メモリ回路であつて、前記装置は、動作可能状態
   にされた時にデータを前記予備メモリ行に書込む
   ように構成された書込み手段を更に備えることを
   特徴とするメモリ回路。 １１ 特許請求の範囲の第８〜１０項のいずれか
   に記載のメモリ回路であつて、ROMアレイのア
   クセスされた行中のデータを出力端子へ供給する
   ための手段を備え、前記装置は、前記欠陥行がア
   ドレスされた時に、前記予備メモリ行内のデータ
   を前記出力端子へ常に供給させるための手段を含
   むことを特徴とするメモリ回路。 １２ 特許請求の範囲第８〜１１項のいずれかに
   記載のメモリ回路であつて、前記装置は、入来行
   のアドレスを欠陥行の格納されているアドレスと
   比較し、両方のアドレスが一致した時に予備選択
   信号を常に発生するための手段を更に備えること
   を特徴とするメモリ回路。 １３ 特許請求の範囲第１２項記載のメモリ回路
   であつて、前記予備選択信号は、個々の行をアク
   セスするための前記手段を動作不能にし、かつ前
   記予備行のアクセスを可能にするように構成され
   ることを特徴とするメモリ回路。 １４ 特許請求の範囲第１１項に従属する特許請
   求の範囲第１２項記載のメモリ回路であつて、前
   記予備選択信号は、アクセスされた行内のデータ
   を出力端子へ供給するための前記手段の動作を不
   能にし、前記予備行内のデータを前記出力端子へ
   供給させるための前記手段の動作を可能にするメ
   モリ回路。 １５ 特許請求の範囲第１２項記載のメモリ回路
   であつて、ROMアレイ中の個々の行をアクセス
   するための前記手段は、個々の行をアクセスする
   ために接続され、かつ複数のアドレス線に接続さ
   れる行デコーダ／ドライバを含み、前記比較手段
   は複数の比較器と、欠陥行のアドレスを格納する
   ための複数のプログラム可能なスイツチと、アン
   ドゲートを備え、各比較器の１つの入力端子はそ
   れぞれのアドレス線に接続され、各プログラム可
   能なスイツチには各アドレス線が組合わされ、か
   つ各スイツチはそれぞれの比較器の第２の入力端
   子に接続され、前記アンドゲードは各比較器の出
   力端子に接続されて、各比較器への両方の入力が
   一致した時に予備選択信号を発生することを特徴
   とするメモリ回路。 １６ 特許請求の範囲第１５項のメモリ回路であ
   つて、前記予備選択信号は、前記行デコーダ／ド
   ライバの動作を不能にし、かつ前記予備行へのア
   クセスを可能にするように構成されることを特徴
   とするメモリ回路。 １７ 特許請求の範囲第１５項記載のメモリ回路
   であつて、ROMアレイのアクセスされた行中の
   データを検出するため第１の検出器と、前記予備
   行中のデータを検出するための第２の検出器と、
   データ出力端子と、検出されたデータを出力端子
   へ選択的に供給するように構成された選択器とを
   更に備え、前記予備選択信号は、前記第２の検出
   器により検出されたデータを前記選択器に前記出
   力端子へ供給させるように構成されることを特徴
   とするメモリ回路。 １８ 特許請求の範囲第１５〜１７項のいずれか
   に記載のメモリ回路であつて、前記アンドゲート
   は、ROMアレイが欠陥行を含んでいるかどうか
   を支持するように構成された別のプログラム可能
   なスイツチの出力端子にも接続されることを特徴
   とするメモリ回路。 １９ 特許請求の範囲第１５〜１８項のいずれか
   に記載のメモリ回路であつて、前記プログラム可
   能なスイツチはヒユーズであることを特徴とする
   メモリ回路。 ２０ 特許請求の範囲第８〜１９項のいずれかに
   記載のメモリ回路であつて、ROMアレイを修理
   するための前記装置は、ROMアレイのいくつか
   の欠陥行を予備行で置き換えることができるよう
   に、プログラム可能なメモリの複数の予備行を含
   み、各欠陥行がアドレスされる時には選択された
   予備行が常にアクセスされることを特徴とするメ
   モリ回路。 ２１ 特許請求の範囲第２０項記載のメモリ回路
   であつて、前記ROMアレイはいくつかのROM
   ブロツクを含み、各ブロツク中の１つの欠陥行
   を、組合わされている予備行で置き換えることが
   できるように、前記各予備行は前記ブロツクの１
   つに組合わされ、そのブロツク中の欠陥行がアド
   レスされる時には組合わされている予備行が常に
   アクセスされることを特徴とするメモリ回路。 ２２ 特許請求の範囲第２１項記載のメモリ回路
   であつて、前記ROMアレイはいくつかのROM
   ブロツクを含み、各ブロツクの行は他のブロツク
   の行の間にはさまれることを特徴とするメモリ回
   路。 ２３ 特許請求の範囲第８〜２２項のいずれかに
   記載のメモリ回路であつて、プログラム可能なメ
   モリの各予備行はRAMの行であることを特徴と
   するメモリ回路。