JPH02214120A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特に貼付はシリコン・オン・イ
ンシュレータ（ＳＯＩ）一般には半導体オン・インシュ
レータ、の形成方法に関し、貼付Ｓｏｌ技術において所
望の薄い厚さの単結晶層を再現性よく得ることのできる
方法を提供することを目的とし、 絶縁膜が表面上に形成された第１基板に第２基板を貼付
けて半導体（例えばシリコン）オン・インシュレータを
形成するにおいて、第１または第２基板の非活性領域に
ストッパー層を形成する工程、およびストッパー層を形
成した第１または第２基板をストッパー層に対して概略
平坦にする工程、および第１基板と第２基板を貼付ける
工程、および第１または第２基板をストッパー層の近傍
まで研磨する工程を含むことを特徴とする半導体装置の
製造方法および半導体装置を含み構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特に貼付はシリコン・
オン・インシュレータ（ＳＯＩ）一般には半導体・オン
・インシュレータの形成方法に関する。

〔従来の技術〕

近年のＩＣには、〔１〕浮遊容量の低減、及び〔２〕耐
放射線性の向上が求められ、これらはＳｏｌ構造によっ
て改良されつつある。

従来の貼付けＳＯ１技術においては、第１または第２の
半導体基板（シリコン基板）の全面にＳｉ０ｇ膜を形成
した後に、両シリコン基板の貼付けを行ない、その後研
摩によって薄いシリコン単結晶層を形成する。

上記した技術を第３図（ａ）〜（ｄ）の断面図を参照し
て説明すると、同図（ａ）に示される第２のシリコン基
板（ウェハ）２１と同図ｂ）に示される第１のシリコン
基板（ウェハ）　１１とを用意し、第２のシリコン基板
２１には、硝酸または硫酸を用いる親水性処理によって
その全表面に１０〜３０人の膜厚の自然酸化膜と呼称さ
れるＳｉＯ□膜２２膜形２し、他方、第１のシリコン基
板１１には、その全表面に約０．５μｍの膜厚のＳｉｎ
、膜１２を形成する。

次に、同図（Ｃ）に示される如く、第１のシリコン基板
１１と第２のシリコン基板２１とを機械的に貼り合わせ
る。それには、例えば両者を互いにくっつけた後に炉中
、Ｎ２の雰囲気で１２００°Ｃ，１時間のアニール処理
を施し、それらを強固に貼付ける。

次に、機械的な研削と化学的なエツチングから成る研摩
によって第２のシリコン基板２１を両基板の貼合わせ面
の反対側、すなわち同図に見て上表面から削り取る。一
般に第２のシリコン基板２１は６００　ｕ　ｍ程度の厚
さのものであるが、それを研摩して１〜１０μ−程度の
シリコン単結晶層２１ａ（以下単結晶層という、）を第
１のシリコン基板１１上に残し、このシリコン単結晶層
２１ａ内に所望のデバイスを形成する。

ＳＯＩ技術としては、絶縁物上に堆積した多結晶シリコ
ンやアモルファスシリコンをレーザ光などのエネルギー
ビームで照射して溶融し、再結晶化して単結晶のシリコ
ン層を得る方法や、単結晶のシリコン基板（シリコンウ
ェハ）中に酸素をイオン注入し、アニールによってシリ
コン基板の内部に５ｉ０２１ｉ１を形成する方法が知ら
れているが、これらの方法で良好な結晶性をもった単結
晶層を得ることは難しい。これは再結晶化法の場合、再
結晶化過程での結晶欠陥発生が防ぎきれないこと、また
酸素イオン注入法の場合酸素イオン通過領域の結晶性の
劣化、および酸素原子による欠陥核発生があることが主
な原因である。しかし、貼７寸けＳＯＩによれば良好な
結晶性をもったシリコン単結晶のウェハを互いに貼付け
てその一方を研摩して単結晶層を残すのであるから、良
好な結晶性をもったｓｏｙが得られるのである。

〔発明が解決しようとする課題〕

上記した第２のシリコン基板２１の研摩においては、ス
トッパーとなるものが存ダしないために、薄い単結晶層
２１ａを形成すること、具体的には約６００μｍのシリ
コン基板を研摩して１〜１０μｍの膜厚の単結晶層を残
すことは、きわめて難しい。

所望の厚さの単結晶を残すについては研究がなされ、例
えば第２のシリコン基板に不純物をドープし、不純物を
ドープした部分がドープしない部分とエツチングレート
が異なることを利用して所望の膜厚の単結晶層を残す研
摩方法も試みられたが、それでも単結晶層を精度よく残
すには至っていないし、さらに不純物をドープするため
に単結晶層の不純物プロファイルを乱しデバイス形成の
妨げとなる問題がある。そこで、現実には、研摩をある
程度行なった後に研摩を止め、残りの単結晶層の厚さを
測定してから研摩を再開する、という方法を数度繰返す
作業がなされるために、作業性が著しく低下する問題も
ある。

そこで本発明は、貼付Ｓｏｌ技術において、所望の薄い
厚さの単結晶層を再現性よく得ることのできる方法を提
供することを目的とする。

〔課題を解決するための手段〕

上記課題は、絶縁膜が表面上に形成された第１の半導体
基板の該絶縁膜形成面に第２の半導体基板を貼付けて半
導体・オン・インシュレータを形成するにおいて、前記
第２の半導体基板の非活性領域にストッパー層を、また
該ストッパー層の形成されていない該第２の半導体基板
表面に単結晶半導体層を形成する工程、および該ストッ
パー層が前記第１の半導体基板の絶縁膜と接する如く前
記第１と第２の半導体基板を貼付け、前記第２の半導体
基板を該ストッパー層の表面まで研摩する工程を含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。

コン基板１１の表面に形成されたＳｉ島膜、２１は研摩
される第２のシリコン基板（ウェハ）、２２ａは単結晶
層、２３は５ｉＯｔ、５ｔＪ４膜またはＳｉＣのストッ
パー層であり、同図（ａ）は第１と第２のシリコン基板
を貼付けた状態を示し、同図（ｂ）は研摩後の状態を示
す。

本発明では、貼付は前に、研摩される第１または第２の
シリコン基板の一部に、貼付は後に行なわれる研摩のス
トッパーとなるストッパー層２３を設けであるので、研
摩はストッパー層２３の表面の形成する平面で終了し、
ストッパー層２３の厚さに概略等しい厚さの単結晶層２
１ａが得られる。従って、所望の膜厚の単結晶層が、研
摩の制御によってではなく、前辺て形成したストッパー
層の存在によって得られ、作業が再現性良〈実施されう
るのである。

（作用〕 第２図は本発明の原理を示す図で、図中、１１は第１の
シリコン基板（ウェハ）、１２は第１のシリ〔実施例〕 以下、本発明を図示の実施例により具体的に説明する。

第１図は本発明実施例断面図で、図中、第２図と第３図
に図示し説明した部分と同じ部分は同一符号を付して表
示する。

第１図（ａ）参照： 第１の基板１１となるｐ型のシリコン基板（ウェハ）＜
１００＞方位、１０Ω・口の表面に熱酸化膜（Ｓｉｆｔ
膜）１２を０．５μｍの膜厚に形成する。　Ｓｉｎｇ膜
１２はシリコン基板１１の全表面上に形成されるのであ
るが、図には簡略のために上表面上にのみ示す。

第１図（ｂ）参照： 研摩される第２の基板２１となるｐ型のシリコン基板（
ウェハ＞　＜ｉｏｏ＞方位、１０Ω・ｃｍの表面に熱酸
化膜（ＳｉＯ□膜）を０．５μ鴎の膜厚に形成し、素子
形成領域を窓開けするようにＳｉ０ｇ膜をパターニング
してシリコン基板２１の周縁にストッパー層２３を残す
、またはそれに代えて、５ｉＪａ膜、ＳｉＣ膜を形成し
てもよい。次いで、通常の方法でシリコンを０．５μ−
の厚さにエピタキシャル成長し、ｐ型、１０Ω・口のシ
リコン単結晶層２４を形成し、その後に単結晶層２４の
表面を硝酸処理し、２０人の膜厚の酸化膜（ＳｉＯ□膜
）２５を形成する。この５ｉｆｔ膜２５は、次の工程で
行なわれる第１と第２のシリコン基板の貼付けを良好に
するために形成されるものである。

第１図（ロ）参照： 第１と第２の基板を、Ｓｉｎｇ膜２５とＳｉＯ□膜１２
とが接する如く通常の技術で貼り合わせる。このとき、
５ｔ（ｈ膜２５が介在することによって良好な貼り合わ
せが実現される。

第１図（ｅ）参照： 第２のシリコン基板２１を、貼付は面とは反対側からス
トッパー層２３の表面まで研摩する。研摩は、薬液を浸
潤させた研磨布をウェハに当て、研磨布とウェハ間に圧
力を印加させると同時に、研磨布とウェハを相対的に移
動（回転）させることによって行う。即ち、研磨は機械
的な要素と化学的な要素の両方より成る。何れか一方の
みの要素の場合、ウェハはほとんど研磨されない。

薬液にアルミナ粒子を含んだ水酸化カリウム水溶液を使
用した場合、シリコンに対しては研磨が進むのに対して
Ｓｉｎｇに対してはほとんど研磨が進まない。

研磨がストッパー層２３の表面まで進んだときストッパ
ー層２３はＳｉｎ、である為、研磨されない。即ち、Ｓ
ｉｎ、は化学的要素が欠落する為研磨されない。

これに対して単結晶層２４は、研磨布がストッパー層２
３のためにブロックされ、研磨布の圧力が単結晶層２４
に作用しない事で研磨されない。即ち、単結晶（シリコ
ン）は、機械的要素が欠落する為研磨されない。

以上の理由により、単結晶層２４の厚さ精度はストッパ
ー層２３の厚さ精度に依存することになる。

ストッパー層２３の厚さ精度は±０．１μｍ以下であり
、従って単結晶［２４の厚さ精度も±０．１μｍ程度以
下になる。この精度は従来方法と比較して１桁のオーダ
ー改良されたものである。

第１図（ｆ）参照： 次いで単結晶層２４にｎ゛拡散なし、この部分を埋込み
コレクタとする。その上にシリコンをエピタキシャル成
長させｎ型、０．５Ω・１．２μｍの厚さの素子形成領
域２６を形成し、以後通常のＩＣ製造プロセスでデバイ
ス形成する。

本発明の他の実施例は第１図（匍〜（ｉ）に示され、こ
の例は、研摩される第２のシリコン基板の変型例である
。

第１図（（至）参照： ｐ型のシリコン基板（ウェハ）３１にレジスト３２を塗
布し、レジストパターニングを行なってシリコン基板３
１を０．５μｍの深さにエツチングしてシリコン基板３
１の周縁に沿って溝３３を形成し、次いでレジスト３２
を除去する。

第１図（ロ）参照： シリコン基板３１上にシリコン・オン・グラス（ＳＯＧ
）を塗布してＳｉＯ□膜３４膜形４する。ＳＯＧに代え
て、ＣＶＤ５ｉＯ１、ＣＶＤ５ｉＪ４またはＣＶＤＳｉ
Ｃを成長してもよい。

第１図（ｉ）参照： ＳｉＯ□膜３４膜形４し、溝３３の部分以外のシリコン
基板３１の表面を露出すると共にストッパー層３５を形
成し、次いで硝酸処理でシリコン基板表面に２０人の膜
厚のＳｉＯ２膜３６膜形６する。以後は第１図（ｄ）か
ら（ｆ）までの工程を実施する。

この実施例では、溝３３の形成においてストッパーがな
いので溝３３の深さの制御が難しい問題があるが、第１
図（Ｃ）を参照して説明したエピタキシャル成長が不要
でありコストを低く抑えうる利点がある。

〔発明の効果〕

以上のように本発明によれば、良好な結晶性をもったシ
リコン単結晶が得られるという貼付けＳＯＴ、一般には
貼付は半導体・オン・インシュレータ、技術特有の効果
に加えて、薄いシリコン、一般には半導体、単結晶層が
、制御性、再現性良く形成される効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明実施例断面図、第２図（
ａ）と（ロ）は本発明の原理説明図、第３図（ａ）〜（
ロ）は従来例断面図である。 図中、 １１は第１のシリコン基板、 １２はＳｉ０ｇ膜、 ２１は第２のシリコン基板、 ２１ａは単結晶層、 ２２はＳｉ島膜、 ２３はストッパー層、 ２４は単結晶層、 ２５はＳｉ０ｇ膜、 ２６は素子形成領域、 ３１は第２のシリコン基板、 ３２はレジスト、 ３３は溝、 ３４はＳｉＯ２膜、 ３５はストッパー層、 ３６はＳｉＯ□膜 を示す。 茶詐鯖胞例Ｈｎ

Claims (1)

1. 【特許請求の範囲】 〔１〕絶縁膜（１２）が表面上に形成された第１の半導
   体基板（１１）の該絶縁膜形成面に第２の半導体基板（
   ２１）を貼付けて半導体・オン・インシュレータを形成
   するにおいて、 前記第２の半導体基板（２１）の非活性領域にストッパ
   ー層（２３）を、また該ストッパー層（２３）の形成さ
   れていない該第２の半導体基板表面に単結晶半導体層（
   ２４）を形成する工程、および 該ストッパー層（２３）が前記第１の半導体基板（１１
   ）の絶縁膜（１２）と接する如く前記第１と第２の半導
   体基板を貼付け、前記第２の半導体基板（２１）を該ス
   トッパー層（２３）の表面まで研摩する工程を含むこと
   を特徴とする半導体装置の製造方法。 〔２〕前記第２の半導体基板（２１）は、その表面の非
   活性領域に溝を設ける工程と、該溝をストッパー層で埋
   め込む工程と、前記第２の半導体基板表面に絶縁膜（３
   ６）を形成する工程を経て形成されることを特徴とする
   請求項〔１〕記載の半導体装置の製造方法。