JPH02210837A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPH02210837A JPH02210837A JP3151389A JP3151389A JPH02210837A JP H02210837 A JPH02210837 A JP H02210837A JP 3151389 A JP3151389 A JP 3151389A JP 3151389 A JP3151389 A JP 3151389A JP H02210837 A JPH02210837 A JP H02210837A
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- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に関する。
従来より所定の寸法でパターンを形成する際、フォトレ
ジスト工程でフォトレジスト自体を所定の寸法でバター
ニングし、その寸法を可能な限り正確に他の膜に転写し
ていた。この従来例として、柴田直他著、ＶＬＳＩテク
ノロジー入門平凡社刊、ｌ９８６年が掲げられる。一方
、素子の微細化が進むに従ってその寸法は０．５ｐ以下
となり、現状の光露光装置の解像度に近づいている。
ジスト工程でフォトレジスト自体を所定の寸法でバター
ニングし、その寸法を可能な限り正確に他の膜に転写し
ていた。この従来例として、柴田直他著、ＶＬＳＩテク
ノロジー入門平凡社刊、ｌ９８６年が掲げられる。一方
、素子の微細化が進むに従ってその寸法は０．５ｐ以下
となり、現状の光露光装置の解像度に近づいている。
しかしながら、今後とも素子特性向上のために微細化が
進むことは明らかであり、光露光装置の解像度以下の寸
法でパターンを形成する必要が生ずる。
進むことは明らかであり、光露光装置の解像度以下の寸
法でパターンを形成する必要が生ずる。
本発明の目的は上記問題点を解決し、より微細なパター
ンを形成する半導体素子製造方法を提供することにある
。
ンを形成する半導体素子製造方法を提供することにある
。
上記目的を達成するため１本発明による半導体素子製造
方法においては、フォトリソグラフィ工程及びエツチン
グ工程によりパターンを形成した後、パターン側面に堆
積された保護膜のエツチング速度がパターン上面に堆積
させた保護膜のエツチング速度より速い成膜法によって
保護膜を堆積し、前記保護膜に対するエツチング液にて
側面保護膜のみをエツチングした後、前記パターンのみ
をエツチングするエツチング液にて前記パターンの側壁
のみをエツチングするものである。
方法においては、フォトリソグラフィ工程及びエツチン
グ工程によりパターンを形成した後、パターン側面に堆
積された保護膜のエツチング速度がパターン上面に堆積
させた保護膜のエツチング速度より速い成膜法によって
保護膜を堆積し、前記保護膜に対するエツチング液にて
側面保護膜のみをエツチングした後、前記パターンのみ
をエツチングするエツチング液にて前記パターンの側壁
のみをエツチングするものである。
本発明についての一実施例を図面を参照して詳細に説明
する。
する。
本実施例ではＭＯＳ型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）のゲート電極パターン形成方法を例として説明す
るが、他のパターン形成方法についても同様である。
ＥＴ）のゲート電極パターン形成方法を例として説明す
るが、他のパターン形成方法についても同様である。
第１図（ａ）はＭＯＳＦＥＴのゲート電極形成後の断面
構造を示している。以下にこの作製手順の概略を示す、
まず、Ｓｉ基板１にＬＯＧＯ３分離法を用いて素子分離
領域２を形成する。次に、ゲート酸化膜３を熱酸化法に
よって形成する。さらに、ゲート電極４用の材料として
ＣｖＤ多結晶Ｓｉを堆積したのち。
構造を示している。以下にこの作製手順の概略を示す、
まず、Ｓｉ基板１にＬＯＧＯ３分離法を用いて素子分離
領域２を形成する。次に、ゲート酸化膜３を熱酸化法に
よって形成する。さらに、ゲート電極４用の材料として
ＣｖＤ多結晶Ｓｉを堆積したのち。
フォトリソグラフィ工程とドライエツチング工程とによ
ってゲート電極４を形成する。この寸法は現状の光露光
技術ではＯ，ｓ、程度である。その後、イオン注入法に
よりソース・ドレイン領域５を形成する０次に第１図（
ｂ）に示すように、ＥＣＲプラズマＣｖＤ法により約２
０００人の８１０２膜６を形成する。
ってゲート電極４を形成する。この寸法は現状の光露光
技術ではＯ，ｓ、程度である。その後、イオン注入法に
よりソース・ドレイン領域５を形成する０次に第１図（
ｂ）に示すように、ＥＣＲプラズマＣｖＤ法により約２
０００人の８１０２膜６を形成する。
ＥＣＲプラズマＣＶＤ法により形成したＳｉｎ、膜６の
特徴は垂直に切り立ったゲート電極４の側壁に存在する
５ｉｎ２膜６のＨＦエツチング液に対する速度は他の部
位のＳｉｎ、膜より速いことにある。この速度差は１
： ６８ＨＦに対して約１０倍以上である。この特徴を
利用して第１図（ｃ）のようにゲート側壁のＳｉｎ、膜
６のみをＢＨＦにてエツチング除去する。その後、８Ｆ
と）ＩＮＯ３とを主成分とするｐｏｌｙ −Ｓｉのエツ
チング液にて第１図（ｄ）に示すようにゲート電極４の
側壁のみをエツチングする。これにより、ゲート電極４
の寸法を縮小することが可能となる。次に、 ＳｉＯ□
膜６を除去した後、ゲート電極４とソース・ドレイン領
域５との間の低濃度領域にイオン注入法によりソース・
ドレイン領域５より薄い濃度のソース・ドレイン領域７
を形成する。次に、第１図（ｅ）のようにＳｉＯ□膜８
を約５０００人ＣＶＤ法により形成したのち、コンタク
ト孔を開孔し、該コンタクト孔を通してソース・ドレイ
ンのＡＱ電極９を形成し。
特徴は垂直に切り立ったゲート電極４の側壁に存在する
５ｉｎ２膜６のＨＦエツチング液に対する速度は他の部
位のＳｉｎ、膜より速いことにある。この速度差は１
： ６８ＨＦに対して約１０倍以上である。この特徴を
利用して第１図（ｃ）のようにゲート側壁のＳｉｎ、膜
６のみをＢＨＦにてエツチング除去する。その後、８Ｆ
と）ＩＮＯ３とを主成分とするｐｏｌｙ −Ｓｉのエツ
チング液にて第１図（ｄ）に示すようにゲート電極４の
側壁のみをエツチングする。これにより、ゲート電極４
の寸法を縮小することが可能となる。次に、 ＳｉＯ□
膜６を除去した後、ゲート電極４とソース・ドレイン領
域５との間の低濃度領域にイオン注入法によりソース・
ドレイン領域５より薄い濃度のソース・ドレイン領域７
を形成する。次に、第１図（ｅ）のようにＳｉＯ□膜８
を約５０００人ＣＶＤ法により形成したのち、コンタク
ト孔を開孔し、該コンタクト孔を通してソース・ドレイ
ンのＡＱ電極９を形成し。
半導体素子の製造を完了する。
〔発明の効果Ｊ
以上に説明したように本発明によれば、通常のフォトリ
ソグラフィ工程とエツチング工程とにより形成したパタ
ーン幅をその側壁からのエツチングにより縮少すること
ができ１本発明の方法を用いることにより、露光装置の
解像度以下の寸法を形成することが可能となる。
ソグラフィ工程とエツチング工程とにより形成したパタ
ーン幅をその側壁からのエツチングにより縮少すること
ができ１本発明の方法を用いることにより、露光装置の
解像度以下の寸法を形成することが可能となる。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す断面図である。 １・・・Ｓｉ基板 ２・・・素子分離領域
３・・・ゲート酸化膜 ４・・・ゲート電極５．
７・・・ソース・ドレイン領域
す断面図である。 １・・・Ｓｉ基板 ２・・・素子分離領域
３・・・ゲート酸化膜 ４・・・ゲート電極５．
７・・・ソース・ドレイン領域
Claims (1)
- （１）フォトリソグラフィ工程及びエッチング工程によ
りパターンを形成した後、パターン側面に堆積された保
護膜のエッチング速度がパターン上面に堆積させた保護
膜のエッチング速度より速い成膜法によって保護膜を堆
積し、前記保護膜に対するエッチング液にて側面保護膜
のみをエッチングした後、前記パターンのみをエッチン
グするエッチング液にて前記パターンの側壁のみをエッ
チングすることを特徴とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151389A JP2705187B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151389A JP2705187B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体素子製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210837A true JPH02210837A (ja) | 1990-08-22 |
| JP2705187B2 JP2705187B2 (ja) | 1998-01-26 |
Family
ID=12333291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151389A Expired - Lifetime JP2705187B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705187B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4530552B2 (ja) | 2001-01-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-02-10 JP JP3151389A patent/JP2705187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705187B2 (ja) | 1998-01-26 |
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