JPH02206248A - バス回路 - Google Patents
バス回路Info
- Publication number
- JPH02206248A JPH02206248A JP1025402A JP2540289A JPH02206248A JP H02206248 A JPH02206248 A JP H02206248A JP 1025402 A JP1025402 A JP 1025402A JP 2540289 A JP2540289 A JP 2540289A JP H02206248 A JPH02206248 A JP H02206248A
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- JP
- Japan
- Prior art keywords
- data
- terminal
- function block
- bus
- data bus
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 230000036039 immunity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス回路、特に半導体集積回路で実現されたバ
スインタフェース回路を用い機能ブロック間のデータ転
送を高速に行うバス回路に関する。
スインタフェース回路を用い機能ブロック間のデータ転
送を高速に行うバス回路に関する。
従来、この種のバス回路は、第３図に代表的な接続構成
を示すように、半導体集積回路で構成されたバスインタ
フェース回路を有する機能ブロック１〜４のすべての入
力端子およびすべての出力端子をデータバスラに接続し
た構成となっている。
を示すように、半導体集積回路で構成されたバスインタ
フェース回路を有する機能ブロック１〜４のすべての入
力端子およびすべての出力端子をデータバスラに接続し
た構成となっている。
このような接続では、例えば機能ブロック１から機能ブ
ロック３ヘデータを転送するときは、先ず機能ブロック
１が図示されていないバス制御回路に機能ブロック３へ
の転送を要求し、バス制御回路からの指示で機能ブロッ
ク１の出力端子のみがオンで他の機能ブロックの出力端
子はすべてオフ、さらに機能ブロック３の入力端子のみ
が受入れ可能で他の機能ブロックの入力端子はすべて受
入れない状態にされる。次いで機能ブロック１から機能
ブロック３ヘデータバス５を介してデータが転送される
。
ロック３ヘデータを転送するときは、先ず機能ブロック
１が図示されていないバス制御回路に機能ブロック３へ
の転送を要求し、バス制御回路からの指示で機能ブロッ
ク１の出力端子のみがオンで他の機能ブロックの出力端
子はすべてオフ、さらに機能ブロック３の入力端子のみ
が受入れ可能で他の機能ブロックの入力端子はすべて受
入れない状態にされる。次いで機能ブロック１から機能
ブロック３ヘデータバス５を介してデータが転送される
。
上述したバス回路は、データバスに接続する機能ブロッ
クの数が多くなると、データバスに接続された入力端子
および出力端子の数が比例して多くなり、バスインタフ
ェース回路が駆動するデータバスの負荷が大きくなって
、データの転送速度が遅くなると言う問題点を有する。
クの数が多くなると、データバスに接続された入力端子
および出力端子の数が比例して多くなり、バスインタフ
ェース回路が駆動するデータバスの負荷が大きくなって
、データの転送速度が遅くなると言う問題点を有する。
本発明のバス回路は、複数の機能ブロックの半導体集積
回路で構成されたバスインタフェース回路のそれぞれの
入力端子と出力端子とをデータバスに接続し、このデー
タバスに分圧回路の分圧端子を接続したことにより構成
される。
回路で構成されたバスインタフェース回路のそれぞれの
入力端子と出力端子とをデータバスに接続し、このデー
タバスに分圧回路の分圧端子を接続したことにより構成
される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図において
機能ブロック１〜４の入力端子および出力端子に接続さ
れた複数のデータバスラのうちの１本が示されていて、
このデータバス５は抵抗素子７の第１の端子を正電源Ｖ
ＤＤに接続し、抵抗素子８の第１の端子を負電源ｖＳＳ
に接続した分圧回路６の抵抗素子７および８のそれぞれ
の第２の端子に接続されている。
機能ブロック１〜４の入力端子および出力端子に接続さ
れた複数のデータバスラのうちの１本が示されていて、
このデータバス５は抵抗素子７の第１の端子を正電源Ｖ
ＤＤに接続し、抵抗素子８の第１の端子を負電源ｖＳＳ
に接続した分圧回路６の抵抗素子７および８のそれぞれ
の第２の端子に接続されている。
いま抵抗素子７の抵抗値をＲ１、抵抗素子８の抵抗値を
Ｒ２として、正電源ＶＤＤに電圧を印加するとデータバ
スラの電位ＶＢは次式のようになる。
Ｒ２として、正電源ＶＤＤに電圧を印加するとデータバ
スラの電位ＶＢは次式のようになる。
ＶＢ＝ＶＤＤｘＲ１／ （Ｒ１＋Ｒ２）ここで、機能ブ
ロック１から機能ブロック４ヘデータを転送する時には
機能ブロック１の出力端子のみがオンとなり機能ブロッ
ク２〜４の出力端子はオフとなる。同時に機能ブロック
４の入力端子がデータの受入れが可能となり、他の機能
ブロックの入力端子はデータを受入れない。このように
して機能ブロック１からデータバス５を経て機能ブロッ
ク４にデータが転送される。ここで、機能ブロック１の
データの論理値゛０“を電位Ｏとすると、機能ブロック
１のバスインタフェース回路のドライバを介してデータ
バスラの放電が始まり、データバス５の電位ＶＢが低下
する。このとき電圧振幅が上式に示すように正電源ＶＤ
Ｄよりも低くなっているためその分だけ高速なデータ転
送が可能となる。機能ブロック１のデータを論理値“１
″とするとデータバス５の電位ＶＢは上式で学えちれ、
データ転送は機能ブロック４がデータの受入れが可能と
なると同時に行われる。送り側の機能ブロックのデータ
が論理値パ１”のときは、データの転送速度は受は側の
制御の速度に依存しデータバスラの負荷容量には依存し
ない。以上、必要に応じて機能ブロック１〜４の入力端
子および出力端子を制御して高速なデータ転送を行うこ
とができる。
ロック１から機能ブロック４ヘデータを転送する時には
機能ブロック１の出力端子のみがオンとなり機能ブロッ
ク２〜４の出力端子はオフとなる。同時に機能ブロック
４の入力端子がデータの受入れが可能となり、他の機能
ブロックの入力端子はデータを受入れない。このように
して機能ブロック１からデータバス５を経て機能ブロッ
ク４にデータが転送される。ここで、機能ブロック１の
データの論理値゛０“を電位Ｏとすると、機能ブロック
１のバスインタフェース回路のドライバを介してデータ
バスラの放電が始まり、データバス５の電位ＶＢが低下
する。このとき電圧振幅が上式に示すように正電源ＶＤ
Ｄよりも低くなっているためその分だけ高速なデータ転
送が可能となる。機能ブロック１のデータを論理値“１
″とするとデータバス５の電位ＶＢは上式で学えちれ、
データ転送は機能ブロック４がデータの受入れが可能と
なると同時に行われる。送り側の機能ブロックのデータ
が論理値パ１”のときは、データの転送速度は受は側の
制御の速度に依存しデータバスラの負荷容量には依存し
ない。以上、必要に応じて機能ブロック１〜４の入力端
子および出力端子を制御して高速なデータ転送を行うこ
とができる。
以上説明したように本発明によるバス回路は、信号伝送
に雑音に対する余裕のある限り、電源電圧を分圧する分
圧回路をデータバスに接続することにより、データバス
の電圧振幅を小さくして機能ブロック間のデータの転送
を高速に行なうことができる効果がある。
に雑音に対する余裕のある限り、電源電圧を分圧する分
圧回路をデータバスに接続することにより、データバス
の電圧振幅を小さくして機能ブロック間のデータの転送
を高速に行なうことができる効果がある。
分圧回路、７，８・・・抵抗素子。
Claims (1)
- 複数の機能ブロックの半導体集積回路で構成されたバス
インタフェース回路のそれぞれの入力端子と出力端子と
をデータバスに接続し、このデータバスに分圧回路の分
圧端子を接続したことを特徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025402A JPH02206248A (ja) | 1989-02-03 | 1989-02-03 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025402A JPH02206248A (ja) | 1989-02-03 | 1989-02-03 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206248A true JPH02206248A (ja) | 1990-08-16 |
Family
ID=12164913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025402A Pending JPH02206248A (ja) | 1989-02-03 | 1989-02-03 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206248A (ja) |
-
1989
- 1989-02-03 JP JP1025402A patent/JPH02206248A/ja active Pending
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