JPH0218960A - 相補型クロックドナンド回路 - Google Patents
相補型クロックドナンド回路Info
- Publication number
- JPH0218960A JPH0218960A JP63169847A JP16984788A JPH0218960A JP H0218960 A JPH0218960 A JP H0218960A JP 63169847 A JP63169847 A JP 63169847A JP 16984788 A JP16984788 A JP 16984788A JP H0218960 A JPH0218960 A JP H0218960A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mosfet
- circuit
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路化されたクロックドナンド回路
に関する。
に関する。
第３図はクロックドナンド回路の従来例の回路図である
。
。
本従来例は、ソースが電源■αに接続され、ゲートにデ
ジタル信＠ＡおよびＢがそれぞれ入力されるＰＭＯＳト
ランジスタ■１および第２と、このＰＭＯＳトランジス
タＴ１．第２の共通ドレインとグランド（ＧＮＤ）との
間にソース・ドレイン経路が直列接続されたＮＭＯ８ト
ランジスタＴ５．Ｔ６．Ｔ３．Ｔ４とで構成され、ＮＭ
ＯＳＭＯＳトランジスタＴ５の接続点から出力（１０を
得るものである。トランジスタＴ５のゲートにはクロッ
ク信号φが入力され、トランジスタＴ６のゲートには逆
相のクロック信号φが入力され、トランジスタＴ３のゲ
ートにはデジタル信号Ａが入力され、トランジスタＴ４
のゲートにはデジタル信号Ｂが入力されている。
ジタル信＠ＡおよびＢがそれぞれ入力されるＰＭＯＳト
ランジスタ■１および第２と、このＰＭＯＳトランジス
タＴ１．第２の共通ドレインとグランド（ＧＮＤ）との
間にソース・ドレイン経路が直列接続されたＮＭＯ８ト
ランジスタＴ５．Ｔ６．Ｔ３．Ｔ４とで構成され、ＮＭ
ＯＳＭＯＳトランジスタＴ５の接続点から出力（１０を
得るものである。トランジスタＴ５のゲートにはクロッ
ク信号φが入力され、トランジスタＴ６のゲートには逆
相のクロック信号φが入力され、トランジスタＴ３のゲ
ートにはデジタル信号Ａが入力され、トランジスタＴ４
のゲートにはデジタル信号Ｂが入力されている。
次に、回路動作を説明する。
クロック信号φがローレベル（０）のとぎ（すなわち、
φがハイレベルのとき〉は、ＰＭＯＳＭＯＳトランジス
タＴ５ＮＭＯＳトランジスタ第６は共にオフし、デジタ
ル信号Ａ、Ｂのレベルに関係なく、出力Ｏはハイインピ
ーダンス状態となる。
φがハイレベルのとき〉は、ＰＭＯＳＭＯＳトランジス
タＴ５ＮＭＯＳトランジスタ第６は共にオフし、デジタ
ル信号Ａ、Ｂのレベルに関係なく、出力Ｏはハイインピ
ーダンス状態となる。
クロック信号φがハイレベルとなると、ＰＭＯＳＭＯＳ
トランジスタＴ５ＯＩ−ランジスタＴ６が共にオンし、
このとき、デジタル信号Ａ、Ｂが共にハイレベルである
とＮＭＯ８トランジスタＴ３゜第４が共にオンし、出力
０はローレベルとなり、それ以外の組合せのときはＰＭ
ＯＳトランジスタＴ１あるいは−「２がオンし、出力○
はハイレベルとなる。表１は本従来例の真理値表である
。
トランジスタＴ５ＯＩ−ランジスタＴ６が共にオンし、
このとき、デジタル信号Ａ、Ｂが共にハイレベルである
とＮＭＯ８トランジスタＴ３゜第４が共にオンし、出力
０はローレベルとなり、それ以外の組合せのときはＰＭ
ＯＳトランジスタＴ１あるいは−「２がオンし、出力○
はハイレベルとなる。表１は本従来例の真理値表である
。
第４図は第３図の回路を半導体集積回路化した場合のレ
イアウトパターンを示す図である。
イアウトパターンを示す図である。
第４図において、第３図と対応する部分には、第３図中
に記載されている各部の符号を付加し、対応関係を明確
化しである。各トランジスタのグー１−電極（図中、多
数の点が付与されている部分）は、例えば、ポリシリコ
ンからなり、配線２０は、例えばアルミニウムからなっ
ている。配線２０とトランジスタのソースあるいはドレ
インとは、コンタクトホール１９を介して接続されてい
る。
に記載されている各部の符号を付加し、対応関係を明確
化しである。各トランジスタのグー１−電極（図中、多
数の点が付与されている部分）は、例えば、ポリシリコ
ンからなり、配線２０は、例えばアルミニウムからなっ
ている。配線２０とトランジスタのソースあるいはドレ
インとは、コンタクトホール１９を介して接続されてい
る。
上述した従来の相補型クロックドナンド回路は、ＩＣ化
した場合、第４図に示されるように、Ｐチャンネルトラ
ンジスタＴ１と第２との共通ドレイン電極１１とＰチャ
ンネルトランジスタＴ５のソース電極１３とが離れて位
置しているため、これらの電極間を接続するためには１
個のコンタクトホール１９と配線２０が余分に必要とな
り、また、出力Ｏの取り出しのために、トランジスタＴ
５のドレイン電極１４にコンタクトホール１９が１個余
分に必要となり、ＰＭＯＳトランジスタＴ１゜第２．７
５により構成される論理回路では、占有面積が増大し、
また、パターンが複雑化するため寄生容山の増大によっ
て電気的特性が悪化するという欠点がある。
した場合、第４図に示されるように、Ｐチャンネルトラ
ンジスタＴ１と第２との共通ドレイン電極１１とＰチャ
ンネルトランジスタＴ５のソース電極１３とが離れて位
置しているため、これらの電極間を接続するためには１
個のコンタクトホール１９と配線２０が余分に必要とな
り、また、出力Ｏの取り出しのために、トランジスタＴ
５のドレイン電極１４にコンタクトホール１９が１個余
分に必要となり、ＰＭＯＳトランジスタＴ１゜第２．７
５により構成される論理回路では、占有面積が増大し、
また、パターンが複雑化するため寄生容山の増大によっ
て電気的特性が悪化するという欠点がある。
本発明の相補型クロックドナンド回路は、ソースが第１
の動作電位点に接続され、グー１〜に第１のデジタル信
号が入力される第１導電型の第１のＨＯＳ ＦＥＴと、 ソースが前記第１の８０３ ＦＥＴのドレインに接続さ
れ、ゲートにクロック信号が入力される第１導電型の第
２のＨＯＳ ＦＥＴと、 ソースが前記第１の動作電位点に接続され、ゲートに第
２のデジタル信号が人力される第１導電型の第３のＨＯ
Ｓ ＦＥＴと、 ソースが前記第３のＨＯＳ ＦＥＴのドレインに接続さ
れ、ゲートに前記クロック信号が入力される第１導電型
の第４のＨＯＳ ＦＥＴとを有し、前記第２のＨＯＳ
ＦＥＴのドレインと前記第４のＨＯＳ ＦＥＴのトレイ
ンとが共通接続されており、さらに、該第２のＭＯＳ
ＦＥＴのドレインおよび第４の８０３ ＦＥＴのドレイ
ンの共通接続点と第２の動作電位点との間にソース・ド
レイン経路が直列に接続された、第２導電型の第５．第
６および第７のＭＯＳ ＦＥＴを有し、該第５のＭＯＳ
ＦＥＴのゲートには前記クロック信号とは逆相のクロ
ック信号が入力され、前記第６および第７の８０３ Ｆ
ＥＴのゲートのいずれか一方には前記第１のデジタル信
号が入力され、他方には前記第２のデジタル信号が入力
されるように構成されている。
の動作電位点に接続され、グー１〜に第１のデジタル信
号が入力される第１導電型の第１のＨＯＳ ＦＥＴと、 ソースが前記第１の８０３ ＦＥＴのドレインに接続さ
れ、ゲートにクロック信号が入力される第１導電型の第
２のＨＯＳ ＦＥＴと、 ソースが前記第１の動作電位点に接続され、ゲートに第
２のデジタル信号が人力される第１導電型の第３のＨＯ
Ｓ ＦＥＴと、 ソースが前記第３のＨＯＳ ＦＥＴのドレインに接続さ
れ、ゲートに前記クロック信号が入力される第１導電型
の第４のＨＯＳ ＦＥＴとを有し、前記第２のＨＯＳ
ＦＥＴのドレインと前記第４のＨＯＳ ＦＥＴのトレイ
ンとが共通接続されており、さらに、該第２のＭＯＳ
ＦＥＴのドレインおよび第４の８０３ ＦＥＴのドレイ
ンの共通接続点と第２の動作電位点との間にソース・ド
レイン経路が直列に接続された、第２導電型の第５．第
６および第７のＭＯＳ ＦＥＴを有し、該第５のＭＯＳ
ＦＥＴのゲートには前記クロック信号とは逆相のクロ
ック信号が入力され、前記第６および第７の８０３ Ｆ
ＥＴのゲートのいずれか一方には前記第１のデジタル信
号が入力され、他方には前記第２のデジタル信号が入力
されるように構成されている。
Ｐチャンネル型トランジスタの並列−直列接続部を論理
的に等価な、直列−並列接続構成に変えることにより、
各トランジスタのソース、ドレイン電極の共用化が図れ
、さらに、各トランジスタ間の接続のための配線および
」ンタク［・ホールを減少でき、これにより、占有面積
の削減、スイッチング速度の向上を図ることができる。
的に等価な、直列−並列接続構成に変えることにより、
各トランジスタのソース、ドレイン電極の共用化が図れ
、さらに、各トランジスタ間の接続のための配線および
」ンタク［・ホールを減少でき、これにより、占有面積
の削減、スイッチング速度の向上を図ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の相補型クロックドナンド回路の一実施
例の回路図、第２図は本実施例をＩＣ化した際のレイア
ウトパターンを示す図である。
例の回路図、第２図は本実施例をＩＣ化した際のレイア
ウトパターンを示す図である。
本実施例は、ＰＭＯ８１〜ＭＯＳトランジスタる回路部
分において、ＰＭＯＳトランジスタＴ７を新たに付加し
てφクロック信号が入力されるトランジスタを２つに分
け、かつＡ信号ゲート入力トランジスター１とφクロッ
ク信号ゲート入力トランジスタＴ５を直列に接続し、一
方のＢ信号ゲート入力トランジスター２とφクロック信
号ゲート入力トランジスタＴ７とを直列接続にし、この
２つの直列回路を並列に接続したものである。本実施例
は、φクロック信号が入力されるＭＯＳトランジスタの
位置が変わっただけであり、論理的には従来例と等価で
あることは明白である。
分において、ＰＭＯＳトランジスタＴ７を新たに付加し
てφクロック信号が入力されるトランジスタを２つに分
け、かつＡ信号ゲート入力トランジスター１とφクロッ
ク信号ゲート入力トランジスタＴ５を直列に接続し、一
方のＢ信号ゲート入力トランジスター２とφクロック信
号ゲート入力トランジスタＴ７とを直列接続にし、この
２つの直列回路を並列に接続したものである。本実施例
は、φクロック信号が入力されるＭＯＳトランジスタの
位置が変わっただけであり、論理的には従来例と等価で
あることは明白である。
従来例では、ＩＣ化した場合、φクロック信号ゲート入
力トランジスタＴ５と、デジタル信号Ａ。
力トランジスタＴ５と、デジタル信号Ａ。
Ｂが入力されるトランジスタＴ１．Ｔ２とは、ソース、
ドレイン電極を共用することができず、各トランジスタ
ごとにソース、ドレイン電極を有していたが、本実施例
では、第２図に示されるように、φクロック信号が入力
されるトランジスタＴ５、Ｔ７とデジタル信号Ａ、Ｂが
入力されるトランジスターｒ１．Ｔ２とが各々直列接続
されているため、ソース、ドレイン電極を共用すること
ができる。これにより、コンタクトホール数を減少でき
、また、余分なトランジスタ間の配線をなくすことがで
きる。以上、２人力クロツクドナンド回路の例をあげて
説明したが、本発明はこれに限定されるものでなく、３
人力以上のクロックドナンド回路にも同様に適用可能で
ある。
ドレイン電極を共用することができず、各トランジスタ
ごとにソース、ドレイン電極を有していたが、本実施例
では、第２図に示されるように、φクロック信号が入力
されるトランジスタＴ５、Ｔ７とデジタル信号Ａ、Ｂが
入力されるトランジスターｒ１．Ｔ２とが各々直列接続
されているため、ソース、ドレイン電極を共用すること
ができる。これにより、コンタクトホール数を減少でき
、また、余分なトランジスタ間の配線をなくすことがで
きる。以上、２人力クロツクドナンド回路の例をあげて
説明したが、本発明はこれに限定されるものでなく、３
人力以上のクロックドナンド回路にも同様に適用可能で
ある。
以上説明したように本発明は、半導体集積回路における
り［１ツクドナンド回路の回路構成を変えることにより
、回路の占有面積を減少させて集積度を向上し、低コス
トＬＳＩを作ることができるという効果がある。さらに
、パターン形状が簡単化されてコンタクトホールおよび
拡散層の面積が減少し、これにより寄生容量の低減を図
れ、高速スイッチング速度が可能となるという効果があ
る。
り［１ツクドナンド回路の回路構成を変えることにより
、回路の占有面積を減少させて集積度を向上し、低コス
トＬＳＩを作ることができるという効果がある。さらに
、パターン形状が簡単化されてコンタクトホールおよび
拡散層の面積が減少し、これにより寄生容量の低減を図
れ、高速スイッチング速度が可能となるという効果があ
る。
第１図は本発明の相補型クロックドナンド回路の一実施
例の回路図、第２図は第１図の回路をＩＣ化した場合の
レイアラｌ−パターンを示す図、第３図は従来例の回路
図、第４図は第３図の従来回路をＩＣ化した場合のレイ
アラ１−パターンを示す図である。 Ａ、Ｂ・・・デジタルゲート入力信号、φ・・・クロッ
ク信号、 φ・・・クロック逆相信号、 ０・・・トランジスタ出力、 Ｖｃｃ・・・電源、 ＧＮＤ・・・接地、Ｔ
１．Ｔ２．Ｔ５．Ｔ７・・・Ｐチャンネル型トランジス
タ、 Ｔ３．Ｔ４．Ｔ６・・・Ｎチャンネル型トランジスタ、 １〜１８・・・各トランジスタのソースあるいはドレイ
ン電極、 １９・・・コンタクトホール、２０・・・配線。
例の回路図、第２図は第１図の回路をＩＣ化した場合の
レイアラｌ−パターンを示す図、第３図は従来例の回路
図、第４図は第３図の従来回路をＩＣ化した場合のレイ
アラ１−パターンを示す図である。 Ａ、Ｂ・・・デジタルゲート入力信号、φ・・・クロッ
ク信号、 φ・・・クロック逆相信号、 ０・・・トランジスタ出力、 Ｖｃｃ・・・電源、 ＧＮＤ・・・接地、Ｔ
１．Ｔ２．Ｔ５．Ｔ７・・・Ｐチャンネル型トランジス
タ、 Ｔ３．Ｔ４．Ｔ６・・・Ｎチャンネル型トランジスタ、 １〜１８・・・各トランジスタのソースあるいはドレイ
ン電極、 １９・・・コンタクトホール、２０・・・配線。
Claims (1)
- 【特許請求の範囲】 １、ソースが第１の動作電位点に接続され、ゲートに第
１のデジタル信号が入力される第１導電型の第１のＭＯ
ＳＦＥＴと、 ソースが前記第１のＭＯＳＦＥＴのドレインに接続され
、ゲートにクロック信号が入力される第１導電型の第２
のＭＯＳＦＥＴと、 ソースが前記第１の動作電位点に接続され、ゲートに第
２のデジタル信号が入力される第１導電型の第３のＭＯ
ＳＦＥＴと、 ソースが前記第３のＭＯＳＦＥＴのドレインに接続され
、ゲートに前記クロック信号が入力される第１導電型の
第４のＭＯＳＦＥＴとを有し、 前記第２のＭＯＳＦＥＴのドレインと前記第４のＭＯＳ
ＦＥＴのドレインとが共通接続されており、さらに、該
第２のＭＯＳＦＥＴのドレインおよび第４のＭＯＳＦＥ
Ｔのドレインの共通接続点と第２の動作電位点との間に
ソース・ドレイン経路が直列に接続された、第２導電型
の第５、第６および第７のＭＯＳＦＥＴを有し、該第５
のＭＯＳＦＥＴのゲートには前記クロック信号とは逆相
のクロック信号が入力され、前記第６および第７のＭＯ
ＳＦＥＴのゲートのいずれか一方には前記第１のデジタ
ル信号が入力され、他方には前記第２のデジタル信号が
入力されるように構成されている相補型クロックドナン
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169847A JP2852051B2 (ja) | 1988-07-06 | 1988-07-06 | 相補型クロックドナンド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169847A JP2852051B2 (ja) | 1988-07-06 | 1988-07-06 | 相補型クロックドナンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218960A true JPH0218960A (ja) | 1990-01-23 |
| JP2852051B2 JP2852051B2 (ja) | 1999-01-27 |
Family
ID=15894037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169847A Expired - Fee Related JP2852051B2 (ja) | 1988-07-06 | 1988-07-06 | 相補型クロックドナンド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852051B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119731A (en) * | 1989-10-24 | 1992-06-09 | Jean Muller International | Station on a railway or other line, situated on a viaduct |
| US5973377A (en) * | 1995-12-28 | 1999-10-26 | Nec Corporation | Semiconductor device having FETs with shared source and drain regions |
| JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100024A (ja) * | 1984-10-23 | 1986-05-19 | Toshiba Corp | マスタスライス型半導体集積回路 |
| JPS6211321A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理ゲ−ト |
-
1988
- 1988-07-06 JP JP63169847A patent/JP2852051B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100024A (ja) * | 1984-10-23 | 1986-05-19 | Toshiba Corp | マスタスライス型半導体集積回路 |
| JPS6211321A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理ゲ−ト |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119731A (en) * | 1989-10-24 | 1992-06-09 | Jean Muller International | Station on a railway or other line, situated on a viaduct |
| US5973377A (en) * | 1995-12-28 | 1999-10-26 | Nec Corporation | Semiconductor device having FETs with shared source and drain regions |
| JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
| US8264476B2 (en) | 2004-02-13 | 2012-09-11 | Nlt Technologies, Ltd. | Active matrix type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2852051B2 (ja) | 1999-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3542476B2 (ja) | Ｓｏｉ構造のｃｍｏｓ回路 | |
| US6208171B1 (en) | Semiconductor integrated circuit device with low power consumption and simple manufacturing steps | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| US4472821A (en) | Dynamic shift register utilizing CMOS dual gate transistors | |
| JPS6325714B2 (ja) | ||
| JPH0218960A (ja) | 相補型クロックドナンド回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| JP3883319B2 (ja) | 待機時電流減少回路 | |
| EP0114382B1 (en) | Mos semiconductor device having a fet and a metal wiring layer | |
| JPH03248554A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH09326685A (ja) | 半導体装置 | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JPS626370B2 (ja) | ||
| KR100437841B1 (ko) | 반가산기 회로 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH10341151A (ja) | パストランジスタロジック回路 | |
| JPH0427159A (ja) | 半導体装置 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH09223958A (ja) | ２値４値変換回路装置 | |
| JPH08307238A (ja) | 半導体装置 | |
| GB2245098A (en) | Logic circuits | |
| JPS59117330A (ja) | 半導体集積回路装置 | |
| JPH0481120A (ja) | Ｃｍｏｓレベルシフト回路 | |
| US20030117169A1 (en) | Universal logic module and ASIC using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |