JPH0218648A - 入出力アダプタデグレード方式 - Google Patents
入出力アダプタデグレード方式Info
- Publication number
- JPH0218648A JPH0218648A JP63169837A JP16983788A JPH0218648A JP H0218648 A JPH0218648 A JP H0218648A JP 63169837 A JP63169837 A JP 63169837A JP 16983788 A JP16983788 A JP 16983788A JP H0218648 A JPH0218648 A JP H0218648A
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- JP
- Japan
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- input
- circuit
- trouble
- power supply
- output
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- Pending
Links
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- 230000015556 catabolic process Effects 0.000 claims abstract description 6
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に於けるデグレード方式に関し、
特に入出力アダプタデグレード方式に関する。
特に入出力アダプタデグレード方式に関する。
従来、この種のパッケージ故障検出は、故障検出回路に
よりパッケージ故障を検出すると、割り込み信号として
中央処理装置に報告するという方式をとっていた。
よりパッケージ故障を検出すると、割り込み信号として
中央処理装置に報告するという方式をとっていた。
上述した従来のパッケージ故障検出は、故障検出回路に
よりパッケージ故障を検出すると、割り込み信号として
中央処理装置に報告されるが、パッケージ内の故障発生
箇所が、制御バスとのインクフェイス部分で、制御バス
に対して不正に信号を送出する様な故障である場合は、
その後の処理は、パッケージ故障が制御バス上の信号線
に影響を与える為、装置復旧作業はもとより、故障解析
の為のメモリダンプの採取も不可能となり、完全にシス
テムダウンとなるという欠点がある。
よりパッケージ故障を検出すると、割り込み信号として
中央処理装置に報告されるが、パッケージ内の故障発生
箇所が、制御バスとのインクフェイス部分で、制御バス
に対して不正に信号を送出する様な故障である場合は、
その後の処理は、パッケージ故障が制御バス上の信号線
に影響を与える為、装置復旧作業はもとより、故障解析
の為のメモリダンプの採取も不可能となり、完全にシス
テムダウンとなるという欠点がある。
本発明の入出力アダプタデグレード方式は、中央処理装
置と入出力装置とが入出力アダプタを介して接続される
情報処理装置において、故障検出回路で検出した前記入
出力アダプタ内部のパスインタフェイス部の故障を電源
遮断回路に報告し、該故障している入出力アダプタのパ
スインクフェイス部の電源の供給を停止する事を特徴と
する。
置と入出力装置とが入出力アダプタを介して接続される
情報処理装置において、故障検出回路で検出した前記入
出力アダプタ内部のパスインタフェイス部の故障を電源
遮断回路に報告し、該故障している入出力アダプタのパ
スインクフェイス部の電源の供給を停止する事を特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のフロック図である。このフ
ロック図は、中央処理装置１と、主記憶装置２と、入出
力装置３．４．．５と、故障検出回路６と、電源遮断回
路７，８．９と、制御パス１０と、電ｉｌｌと、主電源
供給線１２と、電源供給線１Ｂ、１４．１５と、故障検
出信号線１６．１７．１８及び信号線群１．９，２０，
２１、また、入出力装置３，４．５の制御ハス１０との
インクフェイス部を制御するパスインタフェイス部２２
．２３．２４と、入出力装置３，４゜５を制御する制御
部２５，２６．２７と、この制御部２５，２６．２７と
入出力装置３，４．５とのインクフェイス部を制御する
入出力インタフェイス部２８，２９．３０より成る入出
力アダプタ３１．３２．３３により構成される情報処理
装置を示し、各々は以下の様に接続される。
ロック図は、中央処理装置１と、主記憶装置２と、入出
力装置３．４．．５と、故障検出回路６と、電源遮断回
路７，８．９と、制御パス１０と、電ｉｌｌと、主電源
供給線１２と、電源供給線１Ｂ、１４．１５と、故障検
出信号線１６．１７．１８及び信号線群１．９，２０，
２１、また、入出力装置３，４．５の制御ハス１０との
インクフェイス部を制御するパスインタフェイス部２２
．２３．２４と、入出力装置３，４゜５を制御する制御
部２５，２６．２７と、この制御部２５，２６．２７と
入出力装置３，４．５とのインクフェイス部を制御する
入出力インタフェイス部２８，２９．３０より成る入出
力アダプタ３１．３２．３３により構成される情報処理
装置を示し、各々は以下の様に接続される。
中央処理装置１と、主記憶装置２と、故障検出回路６及
び入出力アダプタ３１．３２ ３３は、制御パス１０に
接続され、また、入出力アダプタ３１．３２．３３には
、各々、入出力装置３４．５が接続されている。
び入出力アダプタ３１．３２ ３３は、制御パス１０に
接続され、また、入出力アダプタ３１．３２．３３には
、各々、入出力装置３４．５が接続されている。
電源１１は、主電源供給線１２により、電源遮断回路７
，８．９と、入出力装置３．４．５と、中央処理装置２
と、故障検出回路６及び入出力アダプタ３１，３２．３
３の内部のパスインタフェイス部２５，２６．２７と、
入出力装置インタフェイス部２８．２９．３０に電源を
供給する。
，８．９と、入出力装置３．４．５と、中央処理装置２
と、故障検出回路６及び入出力アダプタ３１，３２．３
３の内部のパスインタフェイス部２５，２６．２７と、
入出力装置インタフェイス部２８．２９．３０に電源を
供給する。
以下に、入出力アダプタのパスインタフェイス部２２か
故障し、制御ハス１０に対して不正信号を送出した時の
動作について説明する。
故障し、制御ハス１０に対して不正信号を送出した時の
動作について説明する。
故障検出回路６は、入出力アダプタ３１３２３３のパス
インタフェイス部２２．２３ ２４の故障を検出する回
路であり、まず、入出力アダプタ３１の故障を検出する
と、故障検出信号線１６を通して電源遮断回路７に故障
を報告する。
インタフェイス部２２．２３ ２４の故障を検出する回
路であり、まず、入出力アダプタ３１の故障を検出する
と、故障検出信号線１６を通して電源遮断回路７に故障
を報告する。
電源遮断回路７の入力は、故障検出信号線１６の外に電
源１１より電源供給を行う主電源供給線１２かあり、故
障検出信号線コ−６か無効極性、すなわち、故障検出回
路６により故障か検出されない場合は、電源遮断回路７
により主電源供給線１２の電源をそのまま電源供給線１
３を通して入出力アダプタ３１のうちバスインタフェイ
ス部２２に供給する。
源１１より電源供給を行う主電源供給線１２かあり、故
障検出信号線コ−６か無効極性、すなわち、故障検出回
路６により故障か検出されない場合は、電源遮断回路７
により主電源供給線１２の電源をそのまま電源供給線１
３を通して入出力アダプタ３１のうちバスインタフェイ
ス部２２に供給する。
また、故障検出信号線１６か有効極性、すなわち、故障
検出回路６により故障か検出された場合は、電源遮断回
路７により電源供給線１３への主電源供給線１２の電源
の供給を停止する。
検出回路６により故障か検出された場合は、電源遮断回
路７により電源供給線１３への主電源供給線１２の電源
の供給を停止する。
これによって、故障している入出力アダプタ３１のバス
インタフェイス部２２によるパスに対する不正信号の送
出を抑止する事ができる。
インタフェイス部２２によるパスに対する不正信号の送
出を抑止する事ができる。
以上説明した様に本発明は、入出力アダプタの中のバス
インタフェイス部に各々別系統での電源供給を行ない、
それぞれのパスインクフェイス部の電源の入力／遮断の
制御を電源遮断回路によって行う事で、故障回路の電源
を遮断して制御パスへの不正信号送出を行なわない様に
する事ができるので、ある入出力アダプタの故障により
情報処理装置がシステムダウンになる事を防止出来ると
いう効果がある。
インタフェイス部に各々別系統での電源供給を行ない、
それぞれのパスインクフェイス部の電源の入力／遮断の
制御を電源遮断回路によって行う事で、故障回路の電源
を遮断して制御パスへの不正信号送出を行なわない様に
する事ができるので、ある入出力アダプタの故障により
情報処理装置がシステムダウンになる事を防止出来ると
いう効果がある。
第１図は本発明の入出力アダプタデグレード方式の一実
施例を示すブロック図である。 １・・・中央処理装置、２・・・主記憶装置、３〜５・
・入出力装置、６・・・故障検出回路、７〜９・・電源
遮断回路、１０・・・制御バス、１１・・・電源、１２
・・・主電源供給線、１３〜１５・・・パスインタフニ
ス部、１６〜１８・・・故障検出信号線、１９〜２１・
・・信号線群、２２〜２４・・・パスインタフェイス部
、２５〜２７・・・制御部、２８〜３０・・・入出力装
置インタフェイス部、３１〜３３・・・入出力アダプタ
。
施例を示すブロック図である。 １・・・中央処理装置、２・・・主記憶装置、３〜５・
・入出力装置、６・・・故障検出回路、７〜９・・電源
遮断回路、１０・・・制御バス、１１・・・電源、１２
・・・主電源供給線、１３〜１５・・・パスインタフニ
ス部、１６〜１８・・・故障検出信号線、１９〜２１・
・・信号線群、２２〜２４・・・パスインタフェイス部
、２５〜２７・・・制御部、２８〜３０・・・入出力装
置インタフェイス部、３１〜３３・・・入出力アダプタ
。
Claims (1)
- 中央処理装置と入出力装置とが入出力アダプタを介して
接続される情報処理装置において、故障検出回路で検出
した前記入出力アダプタ内部のバスインタフェイス部の
故障を電源遮断回路に報告し、該故障している入出力ア
ダプタのバスインタフェイス部の電源の供給を停止する
事を特徴とする入出力アダプタデグレード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169837A JPH0218648A (ja) | 1988-07-06 | 1988-07-06 | 入出力アダプタデグレード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169837A JPH0218648A (ja) | 1988-07-06 | 1988-07-06 | 入出力アダプタデグレード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218648A true JPH0218648A (ja) | 1990-01-22 |
Family
ID=15893841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169837A Pending JPH0218648A (ja) | 1988-07-06 | 1988-07-06 | 入出力アダプタデグレード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218648A (ja) |
-
1988
- 1988-07-06 JP JP63169837A patent/JPH0218648A/ja active Pending
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