JPH02176820A - 入力処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ｊま例えば脳波計と共に使用される誘発加算機の
データを処理するのに主中央制御装置（ＣＰＵ）と共に
使用して好適な入力処理装置に関する。

〔発明の概要〕

本発明は例えば脳波計と共に使用される誘発加算機のデ
ータを処理するのに主中央制御装置と共に使用して好適
な入力処理装置であって、データの書き込み及び読み出
しが並列になされる複数のバッファメモリと、この複数
のバッファメモリの書き込み及び読み出しのタイミング
を制御するメモリコントローラと、トリガ前後の必要デ
ータ数を決定するトリガディレィコントロール回路ト、
このトリガディレィコントロール回路の出力に応じてこ
のバッファメモリのアドレス変更を行うと共にこの複数
のバッファメモｌＪの書き込み及び読み出しを制御する
メモリアドレス手段と、このメモリコントローラからの
指令に従って入力データを選択するデータセレクタとを
有し、このデータセレクタよりのデータをメモリアドレ
ス手段に従ってこの複数のバッファメモリの一のバッフ
ァメモリに書込むと共に主中央制御装置の指令に従って
他のバッフ・アメモリよりデータを読み出すような処理
を同時に実行できるようにすることにより、主中央Ｍ御
装置のデータ処理の負担を軽くし、データ処理スピード
の向上を図る様にしたものである。

タル変換と、前の結果との加算という処理を複数チャン
ネル分を高速に行う技術が必要である。従来は、１つの
ＣＰＵで２つの処理を行っていたため、ある速度以上の
データの取り込みが不可能であった。

ドウエア化と、分析処理するＣＰＵの分離によって、並
列に処理を高速におこない、データ処理スピードの向上
を図ることを目的とする。

〔従来の技術〕

従来の脳波計は、主に脳の大脳皮質から発生する自発脳
波を測定・記録していたが、最近では新しい測定方法と
して音・電気・光などの刺激を与え、この刺激に対する
微小な反応脳波を平均加算法で検出・記録するようにな
っている（誘発加算法ねこの方法では、サンプリング時
間が１チャンネル当り数マイクロ秒という速いアナログ
・デジ〔課題を解決するための手段〕 本発明入力処理装置は例えば第１図に示す如くデータの
書き込み及び読み出しが並列になされる複数のバッファ
メモ！Ｉ（１）（２）と、この複数のバッファメモＩＪ
　（１）　（２）の書き込み及び読み出しのタイミング
を制御するメモリコントローラ（３）と、トリガ前後の
必要データ数を決定するトリガディレィコントロール回
路（４）と、このトリガディレィコントロール回路（４
）の出力に応じて複数のバッファメモリ（１）、　　（
２）のアドレス変更を行うと共にこの複数のバッファメ
モＩＪ（１）、　　（２）の書き込み及び読み出しを制
御するメモリアドレス手段（５〕と、このメモリコント
ローラ（３）からの指令に従って入力データを選択する
データセレクタ（６）とを有し、このデータセレクタ（
６）よりのデータをこのメモリアドレス手段（５）に従
ってこの複数のバッファメモＩＪ　（１）、　　（２）
の一のバッファメモリ例えばバッファメモリ（１）に書
込むと共に主中央制御装置（７）の指令に従って他のバ
ッファメモリ例えばバッファメモリ（２）よりデータを
読み出すようにしたものである。

〔作用〕

本発明に依れば主中央制御装置（７）のデータ処理で必
要なデータのみをデッドタイム（無駄な時間）なしに高
速でリアルタイムでこの主中央制御装置（７）に読み出
すことができ、この主中央制御装置（力でのデータ処理
スピードが向上する。

〔実施例〕

以下図面を参照しながら本発明入力処理装置の一実施例
を説明しよう。

第２図は本例の入力処理装置（８）を使用した脳波の処
理装置を示し、この第２図に於いて、（７）は脳波のデ
ータ処理装置を構成する電子計算機の主ＣＰ　Ｕ　、　
（９）は光、音、電気等の刺激発生装置を示し、この刺
激発生装置（９）は主ＣＰ　Ｕ　（７）の指令に従って
生体への刺激を発生すると共にこの刺激発生時にトリガ
を入力処理袋Ｗ（８）に供給する如くなされている。ま
た（７ａ）はデータバス、（７ｂ）は読み出し制御線で
ある。

また第１図及び第２図に於いて、（８ａ）、　（８ｂ）
　　・・・・（８ｎ）は例えば被検者の頭部の８〜１６
ケ所よりの脳波が供給されるデータ入力端子を示し、こ
のデータ入力端子（８ａ）、　（ｆｉｂ）　　・・・・
（８日）よりの脳波を夫々アナログ信号をデジタル信号
に変換するＡ、　−Ｄ変換器（１０ａ）、（１０ｂ）　
　−（Ｉｏｎ）　を介しテテータセレクタ（６）に夫々
供給する。このデータセレクタ（６）に於いては後述す
るメモリコントローラ（３）よりの指令に従って一のデ
ータを選択し、この選択されたデータをバッファメモリ
（１）又はＣ〕のデータバスに供給する。

また（１１）は入力処理装置の制御用ＣＰＵを示し、こ
の制御用ＣＰＵ（１１，）よりメモリコントローラ（３
）にサンプリングスタート信号を供給し、これによりメ
モリコントローラ（３）をスタートさせると共にこのメ
モリコントローラ（３）より１スイーブ柊了フラグをこ
の制御用ＣＰ　Ｕ（１１）に供給し、この制御用ＣＰＵ
（１１）に於いては１スイーブ終了フラグにより１スイ
一ブ分のデータの書き込みを確認すると共にこの１スイ
ーブを単位として制御する如くなされている。（７Ｃ）
は主ＣＰ　Ｕ　（７）よりの読み出し指令信号が供給さ
れる読み出し指令信号入力端子を示し、この読み出し指
令信号入力端子（７Ｃ）よりの読み出し指令信号をこの
メモリコントローラ（３）及び書き込み、読み出しメモ
リアドレス変更回路（５）に供給する。またメモリコン
トローラ（３）よりの制御信号を書き込み、読み出しメ
モリアドレス変更回路（５）に供給し、このメモリアド
レス変更回路（５）より形成した書き込み信号及び読み
出し信号をバッファメモ！Ｊ　（１）、　　（２）に供
給する。この場合バッファメモリ（１）　（２）は交互
にデジタルデータの書き込み動作と読み出し動作とが切
り替るようになされ、即ちこのバッファメモＩＪ（１）
、　　（２）の一方が書き込み中ならば他方は読み出し
動作が行なわれるようになされ、主ＣＰ　Ｕ　（７）か
らの指令で読み出しを高速で行う。このバッファメモＩ
Ｊ（１）、　　（２）は書き込み動作と読み出し動作と
が完全に終了した時点で、バッファメモ’Ｊ　（１）、
　　（２）の動作を交代させて、次の書き込み、読み出
しステップとする。またこのバッファメモ’Ｊ（１）、
　　（２）としてはできるだけ高速で（最大チャンネル
数）Ｘ（最大データポイント数）分の容量のものを使用
する。

また（９ａ）は刺激発生装置（９）よりの刺激発生時の
トリガが供給されるトリが入力端子を示し、このトリガ
入力端子（９ａ）よりのトリガをトリガデイレイコント
ローラ回路（４）に供給するこのトリガディレィコント
ロール回路（４）は内部にパラメータとしてトリガ前デ
ータ数、トリガ後ポイント数、トリガ後データ数が設定
できる如くしブ’Ｊ　）　ＩＪガ、ポストトリガ動作、
トリガなしの書き込み動作をなし得る様になされたもの
である。即ち第３図へに示す如く刺激（トリガ）前後の
データを見る為のブリトリガが時にこのトリガ前のデー
タ数及びトリガ後のデータ数を決定し、また第３図已に
示す如ｕｎ（ト！Ｊガ）後のあるポイント数後のデータ
を見る為のボストトリガ時のこのトリガ後ポイント数を
決定し、このトリガディレィコントロール回路（４）の
内容により書き込み、読み出しメモリアドレス変更回路
（５〕より発生する書き込み信号を変更する如くしたも
のである。

また本例に於いてはバッファメモリ（１）、　　（２）
より読み出したデータをオートベース補正回路（１２）
を介して主ＣＰ　Ｕ　（７）へ読み出したデジタルデー
タを供給するデータ出力端子（７ｄ）に供給する。この
場合オートベース補正回路（１２）は前回のスィーブで
の任意区間の加算平均した値を直流分補正値と考え、デ
ータ読み出し時にこの補正値を引いて、主ＣＰ　Ｕ　（
７）がデータを読み出す動作を行う様にしたもので、こ
の補正値をオートベース用加算回路（１３）で作り出し
、これを制御用ＣＰ　Ｕ（１１）に供給し、この制御用
ＣＰ　Ｕ（１１）よりこのオートベース補正回路（１２
）に補正信号を供給する様にしたものである。

本例は上述の如く構成されているので制御用ＣＰＵ（１
１＞からサンプリングスタート信号がメモリコントロー
ラ（３）に供給されると、こめメモリコントローラ（３
）からの制御信号により複数のＡ−Ｄ変換器（１０ａ）
、（１０ｂ）　　−−−−（Ｉｏｎ）　　からのデジタ
ルデータをデータセレクタ（６）により選択し、この選
択されたデジタルデータをバッファメモＩＪ　（Ｌ）、
　　（２）の書き込み状態の方のデータバズに供給する
。このバッファメモリ（１）、　　（２）に書き込みア
ドレスはメモリコントローラ（３）からのデータ書き込
みアドレスにトリが処理の為のトリガデイレイコントロ
ーラ回路（４）よりの信号により変更を行ってこのデー
タセレクタ（６）により選択されたデジタルデータをバ
ッフ、・メモｌ）、　　（２）に書込む。このデジタル
データの書き込みに平行して主ＣＰ　Ｕ　（７）からの
読み出し動作が行なわれる。即ちメモリコントローラ（
３）よりの１スイーブ林了フラグで１スイ一ブ分のデジ
タルデータ列の書き込みを確認した後に、読み出し指令
信号入力端子（７Ｃ）より読み出し指令信号を供給する
。この読み出し指令信号によってメモリコントローラ（
３）及び書き込み読み出しメモリアドレス変更回路（５
〕で読み出しアドレスを生成し、これによりバッファメ
モリ（１）、　　（２）よりデジタルデータを読み出し
、直流成分を補正するオートベース補正回路（１２）を
通して出力端子（７ｄ）を介して主ＣＰ　Ｕ　（７）に
伝送する。

この場合書き込み動作と読み出し動作とを同時に高速で
行わせるために、２つのバッファメモリ（１）、　（２
）のデータバス、アドレスバスは完全に独立させている
。この夫々のデータバスをデータセレクタ（６）に接続
するか、読み出し用バスに接続するかは１スイーブごと
に制御用ＣＰＵ（１１）で制御すると共にこの制御用Ｃ
Ｐ　Ｕ（１１）でメモリコントローラ（３）からのメモ
リアドレスバスの制御も行っている。

本例は上述の如くであるので主ＣＰ　Ｕ　（７）から見
た場合に必要なデータはほとんど上述入力処理装置（８
）内で生成され主ＣＰ　Ｕ　（７）側は最初に条件を設
定した後はただ読み出し指令信号を供給するだけでデー
タを受は取ることができ主ＣＰ　Ｕ　（７）側の負担が
少なくなり、結果的にデータ処理スピードの向上を図る
ことができる。

上述実施例に於いては本発明に依る入力処理装置を脳波
計に使用した例につき述べたが、本発明はこれに限るも
のではなく、同様にしてその他のデータ処理装置に適用
できることは勿論である。

また本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなく、その他種々の構成が取得ることは勿
論である。

〔発明の効果〕

本発明に依れば主ＣＰＵのデータ処理の負担を軽＜シ、
データ処理のスピードの向上を図ることができる利益が
ある。

【図面の簡単な説明】

第１図は本発明入力処理装置の一実施例を示す構成図、
第２図は脳波の処理装置の例を示す構成図、第３図は第
１図の説明に供する線図である。 （１）及び（２）は夫々バッファメモＩＪ　、（３）は
メモリコン）ｏ−ラ、（４）ハ）リガヂイレイコントロ
ール回路、（５）は書き込み、読み出しメモリアドレス
変更回路、（６）はデータセレクタ、（７）は主ＣＰＵ
、（９）は刺激発生装置、（１１）は制’＜Ｈ用ＣＰＵ
である。 代　　理　　人 伊　　藤 貞 同 松　　隈　　秀　　盛 Ｉｔｚ嫉の処理装置のイハ 第２因 トリｔ’ｒＩｓン（、トぜに

Claims (1)

1. 【特許請求の範囲】 データの書き込み及び読み出しが並列になされる複数の
   バッファメモリと、 該複数のバッファメモリの書き込み及び読み出しのタイ
   ミングを制御するメモリコントローラと、トリガ前後の
   必要データ数を決定するトリガディレイコントロール回
   路と、 該トリガディレイコントロール回路の出力に応じて上記
   バッファメモリのアドレス変更を行うと共に上記複数の
   バッファメモリの書き込み及び読み出しを制御するメモ
   リアドレス手段と、 上記メモリコントローラからの指令に従って入力データ
   を選択するデータセレクタとを有し、該データセレクタ
   よりのデータを上記メモリアドレス手段に従って上記複
   数のバッファメモリの一のバッファメモリに書き込むと
   共に主中央制御装置の指令に従って他のバッファメモリ
   よりデータを読み出すようにしたことを特徴とする入力
   処理装置。