JP3486016B2 - スペクトラム・アナライザのアドレス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム・ア
ナライザのアドレス制御装置に関し、特に高速にデータ
を取込みつつ、メモリを有効に利用できるスペクトラム
・アナライザのアドレス制御装置に関する。

【０００２】

【従来の技術】信号源の立上りの周波数特性などの瞬間
的な周波数特性を観測する場合に、ＤＳＰ（デジタル・
シグナル・プロセッサ）等を用いた高速フーリエ変換
（ＦＦＴ）方式によるスペクトラム・アナライザが用い
られている。このようなスペクトラム・アナライザで
は、入力信号をリアルタイムで周波数（周波数対レベ
ル）データに変換して観測できるものもある。リアルタ
イム・スペクトラム・アナライザは、所定の時間インタ
ーバル毎にＦＦＴによって得られる周波数（スペクトラ
ム）データを夫々１フレームとして、時間を追って順次
周波数データを生成する。周波数データは、デジタル・
データであって、ＲＡＭなどのメモリに記憶される。

【０００３】図５は、スペクトラム・アナライザにおい
て、いわゆる「ウォーターフォール表示」と呼ばれるも
ので、Ｘ軸及びＺ軸で各時間インターバルの周波数デー
タの波形（１フレーム）が描かれ、奥行きＹ軸方向に時
間軸が割り当てられている。時間が経過すると、各フレ
ームが奥行き方向に後退していくように表示される。こ
こでは、各波形の線が１つのフレーム、つまり、各時間
インターバルの周波数データの集合に対応している。各
フレームの間隔、つまり、時間インターバルは、マイク
ロ秒単位までの短いものが実現されている。

【０００４】図６は、図５をＸＹ平面に関して見たもの
であり、各時間インターバルの周波数データのレベルの
最大ピークをつなげたピーク周波数波形を示す図であ
る。この周波数対時間平面上のピーク周波数波形によっ
て、周波数分布の時間変化を測定観測することも広く行
われている。図５及び図６に示す周波数データの波形図
では、メモリは周波数軸及び時間軸に関し、ともにシー
ケンシャルに記憶している。つまり、周波数軸は周波数
の大きさの順序に従って、時間軸は時間の順序に従っ
て、順次データを記憶している。この場合、時間軸の各
時間インターバルはメモリの時間アドレスに対応し、各
時間インターバルにおける周波数軸の周波数データの位
置が周波数アドレスに対応する。

【０００５】

【発明が解決しようとする課題】しかし、時間軸に関し
て、必ずしも時間順によるシーケンシャルなデータばか
り必要とは限らない。例えば、入力信号のある特定の周
波数の存在する部分を観測したい、つまり、特定周波数
の存在する部分についてトリガをかけて観測したい、と
いったことが要求されることがある。この場合、メモリ
の容量が非常に多ければ、全てのデータを時間順にシー
ケンシャルに記憶し、後から必要な部分を探すこともで
きるが、多くの場合にはメモリの容量に制限があり、ま
た、容量に十分な余裕があったとしても必要以外のデー
タが多いと所望のデータを探すのが困難になる。

【０００６】そこで、スペクトラム・アナライザにおい
て、時間アドレスを時間順に限らず柔軟に割り当てるこ
とができるようにし、これによって周波数データの所望
の部分のみをメモリに記憶できることが望まれる。

【０００７】このとき、アドレスを柔軟に割り当てるに
は、マイクロプロセッサを用いるのが適しているが、マ
イクロプロセッサでは高速にアドレスを割り当てること
ができないので、これを解決することが必要である。

【０００８】また、時間アドレスを時間順に限らず柔軟
に割り当てるにしても、全く時間順がバラバラでは、ど
のようなデータかわかり難いので、時間アドレスをある
程度の大きさの時間順にならんだブロック単位で扱える
ならば、測定及び観測上有効である。このとき、時間ア
ドレスのブロック毎に、データの取込み条件を設定でき
るならば、より有効である。更に、各ブロックの大き
さ、つまり、各ブロックが夫々有する時間アドレスの個
数を可変させるようにすれば、メモリの節約に加えて、
測定及び観測を有効に行える。

【０００９】

【課題を解決するための手段】本発明によれば、入力信
号から周波数データ生成手段により時間インターバル毎
に生成した周波数データのメモリへの書込み制御を行う
スペクトラム・アナライザのアドレス制御装置であっ
て、時間インターバル夫々における周波数データのアド
レスである周波数アドレスを生成するアドレス・カウン
タと、時間インターバル夫々に対応した時間アドレスを
生成するマイクロプロセッサとを具えている。このと
き、アドレス・カウンタは周波数アドレスをシーケンシ
ャルに生成し、マイクロプロセッサは時間アドレスを任
意の順序で生成できることを特徴としている。これによ
って、メモリは時間インターバルに関し、必ずしも時間
順でなくとも周波数データを記憶できるようになる。こ
れは、マイクロプロセッサであれば任意のアドレスを生
成することが容易であることを利用している。

【００１０】このとき、時間アドレスを周波数アドレス
の上位アドレスとすれば、マイクロプロセッサはアドレ
ス・カウンタに比較して低速に動作可能である。つま
り、マイクロプロセッサは、ハードウェア・ロジックで
構成されるアドレス・カウンタに比較して、高速な動作
をすることができないが、マイクロプロセッサが生成す
る時間アドレスを周波数アドレスの上位アドレスとする
ことで、マイクロプロセッサが低速であっても処理でき
るようにした。これによって、全体としての処理は高速
に行える。

【００１１】時間アドレスの割り振りとしては、マイク
ロプロセッサが複数の時間アドレスを複数のブロックに
区分し、ブロック毎に周波数データの更新を制御するよ
うにしても良い。これは、具体的には、マイクロプロセ
ッサの生成する時間アドレスを制御することによって、
実現される。

【００１２】また、マイクロプロセッサが複数の時間ア
ドレスを複数のブロックに区分し、ブロック毎に入力信
号の取込み条件を設定し、この取込み条件にしたがって
ブロック毎に周波数データの更新を制御するようにして
も良い。これは、具体的には、マイクロプロセッサの生
成する時間アドレスを制御するとともに、各ブロック毎
に取込み条件、つまり、トリガ条件を異なるようにする
ことで実現される。

【００１３】こうした時間アドレスをブロックで扱うに
ついては、マイクロプロセッサがブロックが夫々有する
時間アドレスの個数を可変させるようにしても良い。こ
れによって、各ブロックの大きさを変更し、各ブロック
で記憶可能な周波数データの量を自由に変更することが
できる。

【００１４】

【発明の実施の形態】図１は、本発明によるスペクトラ
ム・アナライザのアドレス制御装置を含む機能ブロック
図である。入力端１０に入力された信号は、アナログ・
デジタル変換器（Ａ／Ｄ）１２で時間対振幅の波形に対
応したデジタル・データに変換された後、高速フーリエ
変換（ＦＦＴ）処理回路（周波数データ生成手段）１４
により、ＣＬＫ信号に同期して周波数データに変換され
る。ＦＦＴ処理回路１４には、例えばＤＳＰ（デジタル
・シグナル・プロセッサ）などの高速デジタル処理装置
を用い、周知の方法で周波数データを生成する。ＦＦＴ
処理回路１４は、周波数に対するレベルを表す周波数デ
ータを夫々所定時間間隔を有する時間インターバル毎に
１フレーム分生成する。１フレームとは、所定の周波数
帯域幅に渡る周波数データの集合である。図２は、１フ
レームの周波数データの集合の例を示す。なお、周波数
データをつなげて示している。ＦＦＴ処理回路１４は、
各フレーム（よって、時間インターバル）と同期したフ
レーム同期信号も同時に生成する。

【００１５】アドレス・カウンタ１６は、ＣＬＫ信号に
同期してアドレス（周波数アドレス）を生成し、フレー
ム信号に同期してリセットされる。つまり、フレーム毎
の周波数アドレスを生成する。周波数アドレスを、例え
ば、１０ビットとすると、各フレームの周波数データは
１０２４ポイントで構成されることになる。

【００１６】中央演算装置（ＣＰＵ）２０は、各フレー
ムに対応した時間アドレスを生成する。中央演算装置
（ＣＰＵ）２０は、フレーム同期信号の割り込み（アサ
ート）を受けると、その次のフレームに対応した時間ア
ドレスを生成し、第１ラッチ２２に書込む。第１ラッチ
２２に書き込まれた時間アドレスは、第２ラッチ２４に
入力され、フレーム同期信号の立上りに同期して各時間
インターバルに対応したフレーム毎のアドレスとしてメ
モリ１８のアドレス・バス（図示せず）に出力される。
時間アドレスのビット数は、メモリに記録する時間の長
さに応じて設定すれば良いが、ここでは１例として１２
ビットとして説明することにする。なお、ＣＰＵ２０並
びに第１及び第２ラッチの機能は、マイクロプロセッサ
２６として１チップ化したもので代用しても良い。

【００１７】この実施例に則して言えば、ある１つの周
波数データ（周波数対レベル・データ）のメモリ上での
記憶位置は、周波数アドレスの１０ビットと時間アドレ
スの１２ビットで、合計２２ビットで特定されることに
なる。このとき、この２２ビットのうち、上位１２ビッ
トが時間アドレスであり、下位１０ビットが周波数アド
レスであることに注意されたい。よって、時間アドレス
の最下位ビット指定は、周波数アドレスの最下位ビット
に比較して１０２４分の１の低速で行うことが可能とな
る。

【００１８】入力信号から高分解能の周波数データを得
るためには、下位アドレスである周波数アドレスは、周
波数データを周波数の大きさの順番にシーケンシャルに
生成するとともに、高速に生成する必要がある。そこで
周波数アドレスの生成には、ハードウェア・ロジックを
用いたアドレス・カウンタを用いるのが良い。

【００１９】一方、時間アドレスの生成は、周波数アド
レスの生成に比較して、この実施例では上述のごとく１
０２４分の１の低速で行うことが可能であるため、ハー
ドウェア・ロジックに比較して低速なマイクロプロセッ
サ２６でも十分な処理速度を得ることができる。マイク
ロプロセッサであれば、アドレス（時間アドレス）をシ
ーケンシャルでない任意の順序で生成させることも、ハ
ードウェア・ロジックで行うのに比較すれば格段に容易
である。

【００２０】図３は、本発明のアドレス制御装置を用い
ることにより、時間アドレスを任意に生成可能なことを
利用したスペクトラム・アナライザの入力信号の取込み
例を示すピーク周波数波形図である。ここでは、各フレ
ームの最大ピーク・レベルをつなげたピーク周波数波形
が周波数Ｆａを横切るのを検出したときにトリガをか
け、メモリにその前後の周波数データを記憶したもの
を、時間対周波数座標上に表示したものである。

【００２１】この例では、時間アドレスを、ブロックＴ
１、Ｔ２及びＴ３に区分したものを示す。各ブロック
は、所定個数のシーケンシャルな時間アドレスを有する
ものとする。しかし、時間ブロックＴ１の最後のアドレ
ス及び時間ブロックＴ２の最初のアドレスは、図６の場
合と異なり必ずしも連続しているわけでなく、時間的に
離間していても良い。つまり、時間順にシーケンシャル
に周波数データを全てメモリに記憶するのではなく、上
述のトリガ条件の前後の周波数データのみ記憶してメモ
リを節約する。これによれば、各ブロックで取り込んだ
データの比較により、所定のデータ取込み条件（トリガ
条件）におけるピーク周波数波形の微妙な変化の比較が
容易に行える。

【００２２】図４は、本発明のアドレス制御装置を用い
たスペクトラム・アナライザの入力信号の取込みの他の
例を示すピーク周波数波形図である。この例では、時間
ブロックＴ１については、図３と同様に所定個数の時間
アドレスを有し、周波数Ｆａを最大ピーク・レベルとし
てもつ周波数データを含む時間アドレスの前後所定個数
のシーケンシャルな（時間順の）時間アドレスで構成さ
れる。時間ブロックＴ２は、特にデータ取込み条件を設
けず、データを時間順に順次取り込み、メモリが満杯に
なったら古いデータから順次捨てる処理を行い、これを
表示したものである。

【００２３】図４の例では、時間ブロックＴ２に所望の
（時間ブロックＴ１と異なる取込み条件による）ピーク
周波数波形が得られたところで、時間ブロックＴ２に所
定個数の時間アドレス（ブロックの大きさ）を設けて、
新規なデータ取込みを中止してもよい。この設定の後、
メモリの記憶容量にまだ余裕があれば、更に時間ブロッ
クＴ３を設け、この領域にデータ取込み条件を設けずに
データを時間順に順次取り込み、メモリが満杯になった
ら古いデータから順次捨てる処理を行っても良い。時間
ブロックの大きさ（保有する時間アドレスの個数）は、
時間アドレスをマイクロプロセッサ２６が制御している
ために自由な変更が容易に行える。また、時間ブロック
の個数もマイクロプロセッサ２６の制御によって、任意
に設定できる。各時間ブロックの取込み条件も、夫々異
なる条件に設定できる。

【００２４】以上説明したように、本発明によれば、マ
イクロプロセッサで時間アドレスを任意の順序で生成で
きることで、メモリは時間インターバルに関し、必ずし
も時間順でなくとも周波数データを記憶できるようにな
る。これは、時間アドレスを周波数アドレスの上位アド
レスとすることで、マイクロプロセッサが比較的低速で
も時間アドレスの生成を可能であり、これによって時間
アドレスの自由な生成を可能にするとともに、装置全体
としての高速動作を可能にしている。

【００２５】 時間アドレスについては、マイクロプロ
セッサが複数の時間アドレスを複数のブロックに区分
し、ブロック毎に周波数データの更新を制御すること
で、メモリを節約しつつブロック毎に取り込んだデータ
の比較を容易に行えるようにできる。また、マイクロプ
ロセッサが複数の時間アドレスを複数のブロックに区分
し、ブロック毎に入力信号の取込み条件を設定し、この
取込み条件にしたがってブロック毎に周波数データの更
新を制御することで、メモリを節約しつつブロック毎に
異なる取込み条件でのデータ取込みを可能にしている。
さらに、マイクロプロセッサがブロックが夫々有する時
間アドレスの個数を可変させることで、各ブロックの大
きさを変更し、必要に応じて各ブロックで記憶可能な周
波数データの量を自由に変更できる。また、上述のよう
に時間アドレスを任意の順序で生成できることから、夫
々が時間アドレスの集合である複数ブロックの時間的順
序も任意とすることができる。

【図面の簡単な説明】

【図１】本発明によるスペクトラム・アナライザのアド
レス制御装置を含む機能ブロック図である。

【図２】１フレームの周波数データの集合の例を示すグ
ラフである。

【図３】本発明のアドレス制御装置を用いたスペクトラ
ム・アナライザの入力信号の取込み例を示すピーク周波
数波形図である。

【図４】本発明のアドレス制御装置を用いたスペクトラ
ム・アナライザの入力信号の取込みの他の例を示すピー
ク周波数波形図である。

【図５】スペクトラム・アナライザのウォーターフォー
ル表示の例を示す図である。

【図６】各時間インターバルの周波数データのレベルの
最大ピークをつなげたピーク周波数波形を示す図であ
る。

【符号の説明】

１２、１４ 周波数データ生成手段 １６ アドレス・カウンタ １８ メモリ ２６ マイクロプロセッサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−258366（ＪＰ，Ａ) 特開 昭49−96778（ＪＰ，Ａ) 特開 平２−36364（ＪＰ，Ａ) 特開 平２−47561（ＪＰ，Ａ) 特開 昭58−132673（ＪＰ，Ａ) 特公 昭49−16663（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 23/16 G01R 13/20

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号から周波数データ生成手段によ
   り時間インターバル毎に生成した周波数データのメモリ
   への書込み制御を行うスペクトラム・アナライザのアド
   レス制御装置であって、 上記時間インターバル夫々における周波数データのアド
   レスである周波数アドレスを生成するアドレス・カウン
   タと、 上記時間インターバル夫々に対応した時間アドレスを任
   意の順序で生成できるマイクロプロセッサとを具え、 上記アドレス・カウンタは上記周波数アドレスをシーケ
   ンシャルに生成し、上記マイクロプロセッサは複数の上
   記時間アドレスを複数ブロックに区分し、該ブロック毎
   に上記周波数データの更新を制御することを特徴とする
   スペクトラム・アナライザのアドレス制御装置。
2. 【請求項２】 上記マイクロプロセッサが上記ブロック
   毎に上記入力信号の取込み条件を設定し、該取込み条件
   にしたがって上記ブロック毎に上記周波数データの更新
   を制御することを特徴とする請求項１記載のスペクトラ
   ム・アナライザのアドレス制御装置。