JPH02148758A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
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- JPH02148758A JPH02148758A JP63301237A JP30123788A JPH02148758A JP H02148758 A JPH02148758 A JP H02148758A JP 63301237 A JP63301237 A JP 63301237A JP 30123788 A JP30123788 A JP 30123788A JP H02148758 A JPH02148758 A JP H02148758A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 229910001111 Fine metal Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に用いられるリードフレームに関す
るものである。
るものである。
従来の技術
近年、電子機器の需要増加に伴い半導体装置の機能に対
する要望も多様化し、と(に複数個の半導体素子をプリ
ント基板に積載したハイブリッドICに対する要望が多
様化してきている。また、プリント基板を用いたハイブ
リッドICとともに需要が増加しているが、外形はモノ
リシックICのように樹脂封止されたデュアルインライ
ンパッケージ型の半導体装置である。
する要望も多様化し、と(に複数個の半導体素子をプリ
ント基板に積載したハイブリッドICに対する要望が多
様化してきている。また、プリント基板を用いたハイブ
リッドICとともに需要が増加しているが、外形はモノ
リシックICのように樹脂封止されたデュアルインライ
ンパッケージ型の半導体装置である。
従来、これらの要望を満たすものとして、小型のプリン
ト基板にチップオンボード等で半導体素子を実装し、こ
のプリント基板をリードフレーム上に積載してプリント
基板の電極とリードフレームとを金属細線で電気的に結
合し、かつ、樹脂封止したものや、リードフレームに複
数の半導体素子を積載すべく複数のダイパッド(半導体
積載部)を設け、モノリシックICと同様に実装したも
のなどがある。
ト基板にチップオンボード等で半導体素子を実装し、こ
のプリント基板をリードフレーム上に積載してプリント
基板の電極とリードフレームとを金属細線で電気的に結
合し、かつ、樹脂封止したものや、リードフレームに複
数の半導体素子を積載すべく複数のダイパッド(半導体
積載部)を設け、モノリシックICと同様に実装したも
のなどがある。
発明が解決しようとする課題
しかしながら、プリント基板を用いる従来の方法では、
実装工程が複雑になるという問題点がある。
実装工程が複雑になるという問題点がある。
また、リードフレームに複数のダイパッドを設けると、
ダイパッドを支えるためのリードを入出力ビン以外に必
要とするため、外形が大きくなる。また、ダイパッドを
支えるリードやダイパッドによって半導体素子と電気的
結合を必要とするリードのひきまわしが困難となり、半
導体装置としての機能に制約を受けやすいという問題点
があった。
ダイパッドを支えるためのリードを入出力ビン以外に必
要とするため、外形が大きくなる。また、ダイパッドを
支えるリードやダイパッドによって半導体素子と電気的
結合を必要とするリードのひきまわしが困難となり、半
導体装置としての機能に制約を受けやすいという問題点
があった。
本発明は上記従来の問題点を解決するもので、実装工程
は従来のモノリシックICと同様でありながら複数個の
半導体素子を積載でき、しかも、小型化にも対応できる
半導体装置用リードフレームを提供するものである。
は従来のモノリシックICと同様でありながら複数個の
半導体素子を積載でき、しかも、小型化にも対応できる
半導体装置用リードフレームを提供するものである。
課題を解決するための手段
この目的を達成するために本発明では、複数の半導体素
子を積載するための複数個の絶縁膜をリードフレーム本
体上に設ける。
子を積載するための複数個の絶縁膜をリードフレーム本
体上に設ける。
作用
この構成によって、複数個の半導体素子をリードフレー
ム本体上に、それぞれの絶縁膜を介して積載できるので
、リードフレーム本体にグイパッドを必要とせず、しか
も、モノリシックICと同様の実装装置によって半導体
装置を組み立てることができるので、小型多機佳品とし
て供給することができる。
ム本体上に、それぞれの絶縁膜を介して積載できるので
、リードフレーム本体にグイパッドを必要とせず、しか
も、モノリシックICと同様の実装装置によって半導体
装置を組み立てることができるので、小型多機佳品とし
て供給することができる。
実施例
以下本発明を図示した実施例とともに説明する。
本発明の一実施例を示す第1図および第2図において、
1はリードフレーム本体、2はリードフレーム本体1の
表面上に設けられた絶縁膜を示す。第3図および第4図
は実装状態を示すもので、3は半導体素子、4は金属細
線である。
1はリードフレーム本体、2はリードフレーム本体1の
表面上に設けられた絶縁膜を示す。第3図および第4図
は実装状態を示すもので、3は半導体素子、4は金属細
線である。
半導体素子3の実装方法は、従来のモノリシックICの
場合と同様に行なうことができる。また、金属細線4の
結合についても同様である。
場合と同様に行なうことができる。また、金属細線4の
結合についても同様である。
絶縁膜2の下側をリードフレーム本体1が自由に通れる
ため、リードフレーム本体のひきまわしに制約を受ける
ことがなく、半導体装置としての機能を高めやすい。
ため、リードフレーム本体のひきまわしに制約を受ける
ことがなく、半導体装置としての機能を高めやすい。
また、半導体素子3は、絶縁膜2を介してリードフレー
ム本体1に支えられるため、特別な保持用リードは不要
であり、半導体装置の小形化にも貢献できる。
ム本体1に支えられるため、特別な保持用リードは不要
であり、半導体装置の小形化にも貢献できる。
発明の効果
本発明は、複数個の絶縁膜をリードフレーム本体上に有
せしめたことにより、複数の半導体素子を積載する半導
体装置を従来のモノリシックICと同様の設備で生産す
ることができ、さらに、半導体装置の小型・多機能化に
貢献することができる。
せしめたことにより、複数の半導体素子を積載する半導
体装置を従来のモノリシックICと同様の設備で生産す
ることができ、さらに、半導体装置の小型・多機能化に
貢献することができる。
第1図は本発明を実施した半導体装置用リードフレーム
の平面図、第2図は同リードフレームの側断面図、第3
図および第4図は同リードフレームに半導体素子および
金属細線を実装した状態の平面図および側断面図である
。 ■・・・・・・リードフレーム本体、2・・・・・・絶
縁膜、3・・・・・・半導体素子、4・・・・・・金属
細線。 代理人の氏名 弁理士 粟野重孝 ほか1名第1図 /−一一ソードフレーム本イネ 2″−絶&&侯 第2図
の平面図、第2図は同リードフレームの側断面図、第3
図および第4図は同リードフレームに半導体素子および
金属細線を実装した状態の平面図および側断面図である
。 ■・・・・・・リードフレーム本体、2・・・・・・絶
縁膜、3・・・・・・半導体素子、4・・・・・・金属
細線。 代理人の氏名 弁理士 粟野重孝 ほか1名第1図 /−一一ソードフレーム本イネ 2″−絶&&侯 第2図
Claims (1)
- 複数の半導体素子を積載するための複数個の絶縁膜をリ
ードフレーム本体上に設けてなることを特徴とする半導
体装置用リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63301237A JPH02148758A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63301237A JPH02148758A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置用リードフレーム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02148758A true JPH02148758A (ja) | 1990-06-07 |
Family
ID=17894433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63301237A Pending JPH02148758A (ja) | 1988-11-29 | 1988-11-29 | 半導体装置用リードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02148758A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149779A (ja) * | 2012-01-19 | 2013-08-01 | Semiconductor Components Industries Llc | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54161270A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Lead frame for integrated-circuit device |
JPS60167454A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-11-29 JP JP63301237A patent/JPH02148758A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54161270A (en) * | 1978-06-09 | 1979-12-20 | Nec Corp | Lead frame for integrated-circuit device |
JPS60167454A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149779A (ja) * | 2012-01-19 | 2013-08-01 | Semiconductor Components Industries Llc | 半導体装置 |
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