JPH02146665A - 情報処理装置 - Google Patents

情報処理装置

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JPH02146665A
JPH02146665A JP63299423A JP29942388A JPH02146665A JP H02146665 A JPH02146665 A JP H02146665A JP 63299423 A JP63299423 A JP 63299423A JP 29942388 A JP29942388 A JP 29942388A JP H02146665 A JPH02146665 A JP H02146665A
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transfer
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    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速演算プロセッサにより使用される高速演
算メモリと人出力デバイスとのデータ転送制御方式に関
する。
［従来の技術］ 一般に、スーパーコンピュータは、汎用計算機に比べ、
桁違いに高速な演算処理能力を持っており、科学技術の
領域で色々な研究や技術開発のため自然現象を表現する
種々の方程式をたくさんのデータを使って高速に解くこ
とが可能である。
例えば、航空機メーカでは、従来、風洞を使って突設し
ていた翼のまわりにてきる空気の渦の解析にスーパーコ
ンピュータが使われている。
このような大規模科学技術演算を実施するスパーコンピ
ュータでは、対象とする問題の規模も大きくなり必要と
するデータは巨人なものになる。
従って、多くのデータは磁気ディスク装置なとの二次記
憶におくことになり、必要に応して磁気ディスクと高速
演算メモリとの間でデータを人出力しなカくら計算を進
めることになる。
即ち、二次記憶と重速演算メモリとの間の転送時間が、
演算プロセッサと高速演算メモリとの間の高速に実行さ
れる転送時間と比べて占める割り合いが大きければ大き
いほど、プログラム全体の実行性能に大きく影響するこ
とになる。
従来、この種のスーパーコンピュータは、システム制御
装置とそれに接続される人出力ブロモ・ノザと制御プロ
セッサとこれらのプロセッサか主に用いる制御メモリと
高速演算プロセッサと、これが主に用いる高速演算メモ
リとから構成されている。
従来、この種の情報処理装置においては、二次記憶と高
速演算メモリとの転送は、制御プロセッサが主体となり
、制御メモリに、入出力プロセッサとの間で転送された
内容を高速演算メモリとの間で移送する方式、あるいは
、入出カプロセッサから高速演算メモリに直接転送する
方式がとられていた。
［発明が解決しようとする課題］ しかしながら、これらの方式においては、制御プロセッ
サ又は、入出カプロセッサからの制御メモリへの転送レ
ートにより高速演算メモリへの転送レートも制限されて
しまう。
一般的に、高速演算プロセッサと高速演算メモリとの間
の転送レートに比べ、制御プロセッサ又は人出カプロセ
ッサからの制御メモリへの転送し１・は非常におそく、
その結果、二次記憶と高速演算メモリとの間の入出力時
間が演算プロセッサと高速演算メモリとの間の転送時間
に比べ、占める割り合いか大きくなってしまっていた。
即ち、上述した従来の情報処理装置では、二次記憶と高
速演算メモリとの間の転送時間か、演算プロセッサと高
速演算メモリとの間の転送時間と比べ、大きくなってし
まいプログラム全体の実行時間が大きくなってしまい性
能が悪くなるという欠点がある。
そこで、本発明の技術的課題は上記欠点に鑑み、プログ
ラム全体の実効時間をより小さくして、性能を向上させ
た情報処理装置を提供することである。
［課題を解決するための手段］ 本発明によれば、システム制御装置と、それに接続され
るプロセッサを含む第１のプロセッサ群と、高速演算プ
ロセッサを含む第２のプロセッサ群と、前記第１のプロ
セッサ群により主に使用される第１の主記憶装置と、第
２のプロセッサ群により主に使用される第２の主記憶装
置とを含んだ情報処理装置において、前記第１のプロセ
ッサ群に含まれるプロセッサから指示される前記第１の
主記憶装置と前記第２の主記憶装置とのデータ転送を受
け付けるデータ転送制御手段と、指示された前記第１の
主ｊ記憶装置の先頭アドレスに対して指示された全デー
タ転送長のデータ量を前記第１のブロモジ°す１：ｆと
＋ｉｉｊ記第１の主記憶装置のデータ転送レートに合わ
せて、前記第１の主記憶装置と前記データ転送制御手段
内のデータバッファとの間でデータ転送を行ない、指示
された前記第２の主記憶装置の先頭アドレスに対して指
示された全データ転送長のデータ量を前記第２のプロセ
ッサ群と前記第２の主記憶装置のデータ転送レートに合
わせて、前記第２の主記憶装置と前記データ転送制御手
段内のバッファとの間でデータ転送を行なう制御手段と
を設けたことを特徴とする情報処理装置か得られる。
史に、本発明によれば、前記制御手段は、指示された前
記第１の主記憶装置の先頭アドレスに対して指示された
全データ転送長のデータ量を前記第１のプロセッサ群と
前記第１の主記憶装置のデータ転送レートに合わせて、
前記第１の主記憶装置と前記データ転送制御手段内のデ
ータバッファとの間でデータ転送を行ない、 指示された前記第２の主記憶装置の先頭アドレスに対し
て指示されたブロックデータ転送長のデータ量を指示さ
れた要素間距離に従って、指示された全データ転送長の
データ量を順次、前記第２のプロセッ→ノ゛群と前記第
２の主記憶装置のデータ転送レートに合わせて前記第２
の主記憶装置と前記データ転送制御手段内のバッファと
の間でデータ転送を各々行なうことを特徴とする情報処
理装置が得られる。
［実施例コ 次に本発明の実施例について図面を参照して説明する。
第１の実施例 第１図において、本発明の情報処理装置は、システム制
御装置６とそれに接続されるシステムの人出力を制御す
る人出カプロセッサ１１，１．２と二次記憶装置１．３
．１４と、ベクトル計算主体のユーザープログラムを超
高速に実行する高速演算プロセッサ８．つと、制御プロ
セッサ］０と、入出カプロセッサ１１，１２、制御プロ
セッサ１０と制御メモリ１とのデータ転送を制御する制
御ブタ転送制御装置３と、高速演算プロセッサ８゜つと
高速演算メモリ２とのデータ転送を制御する高速データ
転送制御装置７と、高速演算プロセッサ側と制御プロセ
ッサ側とのデータ通信並びにプロセッサ間通信を制御す
る制御装置５と、制御プロセッサ］０又は、入出力プロ
セッサ１１．１２から指示される制御メモリ１と高速演
算メモリ２とのデータ転送を受け付けるデータム−バー
４とから構成されている。
更に、データム−バー４は、指示された制御メモリ１の
先頭アドレスに対して、指示された全ブタ転送長のデー
タ量を、制御データ転送制御装置３の転送レートに合わ
せて、制御メモリ１とデータム−バー４のデータバッフ
ァとの間でデータ転送制御を、データム−バー４の制御
により行ない、指示された高速演算メモリの先頭アドレ
スに対して、指示された全データ転送長のデータ量を、
高速データ転送制御装置７のデータ転送レートに従い、
順次、データム−バー４内のバッファと高速演算メモリ
２との間で高速にデータ転送を行なう。
次に本実施例の動作について説明する。
まず、二次記憶から高速演算メモリ２にデータを移送す
る必要が牛じた時の動作について説明する。
高速演算プロセッサ８は、制御メモリ］上にブタ転送に
必要な情報を格納したチャネルプログラムを格納して、
制御プロセッサ１０にプロセッサ間通信で通知する。
これを受けた制御プロセッサ１０は、入出カプロセッサ
１１に対してＩ１０起動する。入出カプロセッサ１１は
、制御メモリ１からチャネルプログラムをリードして二
次記憶デバイス１Ｂにブタ転送を指示し、所望のデータ
が二次記憶デバイス１３から読み出され制御メモリ１上
のバッファに格納される。
指示されたデータ転送をすべて終了すると、人出カプロ
セッサ１］から制御プロセッサ１に対してＩ１０起動に
よるデータ転送の終了が報告される。
データ転送の終ｒ報告を受けた制御プロセッサ］は、制
御メモリ］に格納されているチャネルプログラムをリー
ドし、データム−バー４起動用の情報を作成する。
第２図にデータム−バー４起動用の情報の一例を示す。
転送対象は、制御メモリ１と高速演算メモリ２との間の
データ転送り向を指示する。
発行形態は、データム−バー４を起動する要求元が、制
御プロセッサ］０又は入出カプロセッサ１１、．１２の
どれなのかということと、転送型式か同期型転送か非同
期型転送なのかを示す。
制御メモリアドレスは、データ転送の対象となる制御メ
モリ１の先頭アドレスと、論理／物理アドレスの区別を
示す。
本例ではアドレスは８Ｂ境界である。
高速演算メモリアドレスは、データ転送の対象となる高
速演算メモリ２の先頭アドレスと、論理／物理アドレス
の区別を示す。
本例ではアドレスは８Ｂ境界である。
全データ転送長は、転送データの１・−タルをボし、本
例では８Ｂ境界のデータを１要素とした時の個数で示さ
れる。
以上説明したような第２図に示される情報を、本例では
、制御プロセッサ１０かデータムーバ１４に、順次指示
し最後にデータム−７）−４を起動する。
本例−Ｃは、起動されたデータム−／＜−４は、第２図
にホされた情報に基づき、まず制御メモリ１の先頭アド
レスからデータム−ノー−４内の大容量バッファにデー
タを読み出す。
本例では、全データ転送長は大容量ノ１ツファの容量を
こえていないが、もしこえるような時は、データム−バ
ー４がいくつかに区切−ンて、制御メモリ１と高速演算
メモリ２とのデータ転送を制御する。
制御メモリ１からデータム−バー４内の大容量バッファ
への転送は制御データ転送制御装置３のデータ転送レー
トに合わせて行なわれる。
次に、データム−バー４内の大容量データ量・ソ１　〕 ファから高速演詐メモリ２に対してデータムーバ４の制
御によりデータ転送か実行される。この時も、第２図に
示された、高速演算メモリアドレス、全データ転送長な
どの情報に従い転送が制御される。
本例では、データム−バー４内の大容量バッファから高
速演沖メモリ２に対するデータ転送は、高速データ転送
制御装置４の転送レートに合わせて実行されるか、シス
テムとしてみてバランスのとれた比率であれば、高速演
算プロセッサ８と、高速演算メモリ２とのデータ転送レ
ートの１／ｎ（ｎは整数）であってもよい。
以上説明した手順に従いデータム−バー４が全データの
転送を終了するとデータム−バー４から要求元の制御プ
ロセッサ１０に対して転送終了が報告され、次に制御プ
ロセッサ１０から高速演算プロセッサ８にデータ転送の
終了をプロセッサ間通信で報告し、これにより二次記憶
から高速データメモリへのデータ転送か終了する。
第３図は、本発明の実施例で示される入出力デバイスか
ら高速演算メモリへの転送ダイアダラム図である。
第４図は、データ転送イメージを示す。
第２の実施例− 次に、同様に第１図を参照して、第２の実施例を説明す
る。
第２の実施例では、データム−バー４は、指示された制
御メモリ１の先頭アドレスに対して、指示された全デー
タ転送長のデータ量を制御データ転送制御装置３の転送
レートに合わせて、制御メモリ１とデータム−バー４の
データバッファとの間でデータ転送制御をデータム−バ
ー４の制御により行ない、指示された高速演算メモリの
先頭アドレスに対して、指示されたブロックデータ転送
長のデータ量を指示された要素間距離に従って、指示さ
れた全データ転送長のデータ量を高速データ転送制御装
置７のデータ転送レートに従い順次、データム−バー４
内のバッファと、１速演算メモリ２との間で高速にデー
タ転送を行なう。
尚、要素間距離が“０”の場合は、第１の実施１′３ 例と同様に、指示された全データ転送長のデータ量か、
順次転送されることとなる。
次に、本実施例の動作は、第１の実施例と同様である。
第５図にデータム−バー４起動用の情報の一例をボす。
転送対象は、制御メモリ１と高速演算メモリ２との間の
データ転送方向を指示する。
発行形態は、データム−バー４を起動する要求元か、制
御プロセジヤ１０又は入出カプロセッサ１１．１２のと
れなのかということと、転送型式か同期型転送か非同期
型転送なのかを示す。
制御メモリアドレスは、データ転送の対象となる制御メ
モリ］の先頭アドレスと、論理／物理アドレスの区別を
示す。
本例ではアドレスは４Ｂ境界である。
高速演算メモリアドレスは、データ転送の対象となる尚
速演算メモリ２の先頭アドレスと、論理／物理アドレス
の区別を示す。
本例ではア！・レスは４Ｂ境界である。
全データ転送長は、転送データのトータルを示し、本例
では４Ｂ境界のデータを１要素とした時の個数で示され
る。
要素間距離は、ブロックデータとプロ・ソクデタとの間
の距離をバイト単位で指定している。
ブロックデータ転送長はブロックデータとして取り扱う
データの長さを、本例では４Ｂのデータを１個の要素と
して扱った時の飲索数で示している。
以上説明したような第５図に示される情報を、第１の実
施例と同様に、制御プロセ・ノサ１０がブタムーバ−４
に、順次指示し最後にデータムバー４を起動する。
本例では、起動されたデータム−バー４は、第５図に示
された情報に基づき、ます制御メモリ１の先頭アドレス
からデータム−バー４内の大容量バッファにデータを読
み出す。
本例では、全データ転送長は大容量バッファの容量を越
えていないが、もし越えるような時は、データム−バー
４がいくつかに区切って制御メモリ１と高速演算メモリ
２とのデータ転送を制御する。
制御メモリ１からデータム−バー４内の大容量バッファ
への転送は制御データ転送制御装置３のデータ転送レー
トに合わせて行なわれる。
次に、データム−バー４内の大容量データバッファから
高速演算メモリ２に対してデータムーバ４の制御により
データ転送が、第６図に示すとおり、実行される。この
時も、第５図に示された、高速演算メモリアドレス、全
データ転送長、要素間距離、ブロックデータ転送長など
の情報に従い転送か制御される。
［発明の効果］ 以上説明したように本発明は、制御プロセッサからデー
タム−バーに指示される制御メモリと高速演算メモリの
間のデータ転送を、指示された制御メモリの先頭アドレ
スに対して、指示されたブタ量を、制御メモリと制御プ
ロセッサとのブタ転送レートに合わせて、データム−バ
ー内の大容量バッファとの間でデータ転送を行ない、さ
らに、指示された高速演算メモリの先頭アドレスに対し
て指示されたデータ転送量を、高速演算メモリと、高速
演算プロセッサとのデータ転送レートに合わせて、高速
演算メモリとデータム−バー内のバッファとの間で高速
にデータ転送を行なうことにより、二次記憶と高速演算
メモリとの間の転送時間が演算プロセッサと高速演算メ
モリとの間の転送時間に比べ占める割り合いを小さくし
、プログラム全体の実行時間を小さくして性能を向上さ
せる効果がある。
史に、本発明によれば、指示された高速演算メモリの先
頭アドレスに対して指示されたブロックデータ転送長の
データ量を指示された要素間距離に従って、また、指示
された全データ長のデータ量を順次、高速演算メモリと
、高速演算プロセッサとのデータ転送レートに合わせて
、高速演算メモリとデータム−バー内のバッファとの間
で高速データ転送することにより、二次記憶と高速演算
メモリとの間の転送時間が演算プロセッサと高速演算メ
モリとの間の転送時間に比べ占める割り合いを小さくし
、プログラム全体の実行時間を小さくして性能を向上さ
せる効果があり、さらに、２次記憶から直接高速演算メ
モリ上に高速演算可能なように最適にデータを展開する
ことができ、プログラムの実行性能を短縮できるという
効果がある。
１０・・・制御プロセッサ、１１．１２・・・入出カプ
ロセッサ、１３．１４・・二次記憶デバイス。
【図面の簡単な説明】
第１図は、本発明の第１及び第２の実施例を示すブロッ
ク図、第２図は、第１の実施例でムーバ−に指示される
命令仕様を示す図、第３図は、第１及び第２の実施例で
示される人出力デバイスから高速演算メモリへの転送ダ
イアグラム図、第４図は、第１の実施例のデータ転送イ
メージを示す図、第５図は、第２の実施例でムーバ−に
指示される命令仕様を示す図、第６図は第２の実施例の
データ転送イメージを示す図である。

Claims (1)

  1. 【特許請求の範囲】 １）システム制御装置と、それに接続されるプロセッサ
    を含む第１のプロセッサ群と、高速演算プロセッサを含
    む第２のプロセッサ群と、前記第１のプロセッサ群によ
    り主に使用される第１の主記憶装置と、第２のプロセッ
    サ群により主に使用される第２の主記憶装置とを含んだ
    情報処理装置において、 前記第１のプロセッサ群に含まれるプロセッサから指示
    される前記第１の主記憶装置と前記第２の主記憶装置と
    のデータ転送を受け付けるデータ転送制御手段と、 指示された前記第１の主記憶装置の先頭アドレスに対し
    て指示された全データ転送長のデータ量を前記第１のプ
    ロセッサ群と前記第１の主記憶装置のデータ転送レート
    に合わせて、前記第１の主記憶装置と前記データ転送制
    御手段内のデータバッファとの間でデータ転送を行ない
    、 指示された前記第２の主記憶装置の先頭アドレスに対し
    て指示された全データ転送長のデータ量を前記第２のプ
    ロセッサ群と前記第２の主記憶装置のデータ転送レート
    に合わせて、前記第２の主記憶装置と前記データ転送制
    御手段内のバッファとの間でデータ転送を行なう制御手
    段とを設けたことを特徴とする情報処理装置。 ２）第１請求項記載の情報処理装置において、前記制御
    手段は、 指示された前記第１の主記憶装置の先頭アドレスに対し
    て指示された全データ転送長のデータ量を前記第１のプ
    ロセッサ群と前記第１の主記憶装置のデータ転送レート
    に合わせて、前記第１の主記憶装置と前記データ転送制
    御手段内のデータバッファとの間でデータ転送を行ない
    、 指示された前記第２の主記憶装置の先頭アドレスに対し
    て指示されたブロックデータ転送長のデータ量を指示さ
    れた要素間距離に従って、指示された全データ転送長の
    データ量を順次、前記第２のプロセッサ群と前記第２の
    主記憶装置のデータ転送レートに合わせて前記第２の主
    記憶装置と前記データ転送制御手段内のバッファとの間
    でデータ転送を各々行なうことを特徴とする情報処理装
    置。
JP63299423A 1988-11-29 1988-11-29 情報処理装置 Expired - Lifetime JPH07122868B2 (ja)

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