JPS63113747A - 仮想記憶管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想記憶方式を採る計算機に係り、特に大容
量主記憶を有する場合に多数のページの未参照時間を高
速に計測する仮想記憶管理装置に関する。

〔従来の技術〕

仮想記憶方式を採る計算機の仮想記憶管理装置について
は、ＩＢＭ社のマニュアルＩＢＭＳｙｓｔｅｍ　１３７
０　Ｅｘｔｅｎｄｅｄ　ＡｒｃｈｉｔｅｃｔｕｒｅＰｒ
ｉｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｉｏｎ、　Ｓ　
Ａ　２２−７０８５−０（１９８３）ｐｐ３−８〜３−
１２．　ｐｐｌ　Ｏ−３３において論じられているよう
に、キー記憶中にページと呼ばれる実記憶単位ごとに参
照されたか否かを示す参照ビットと内容を変更されたか
否かを示す変更ビットを有する方式が一般的である。こ
の方式では、実記憶へのアクセスが実行されるごとにハ
ードウェアが参照ビットおよび変更ビットを設定し、参
照ビットの参照はＲｅ５ｅｔ　ＲｅｆｅｒｅｎｃｓＢｉ
ｔ（ＲＲＢ）命令を用いる。ＲＲＢ命令はキー記憶中の
指定した実記憶ページに対応する参照ビットを読み出し
てその結果をコンディションコードに反映し、その後参
照ビットを０にリセットする命令でる。

計算機を制御するオペレーティングシステムは、このキ
ー記憶中の参照ビットとＲＲＢ命令を用いて実記憶ペー
ジの未参照時間区間数（Ｕ　Ｉ　Ｃと呼ぶ）を計算し、
空き実記憶ページが不足した場合しこｔＪＩｃの大きな
ページから優先的に２次記憶装置に書き込むことによっ
て空き実記憶ページを確保することを合う。ＵＩＣの計
算は、ジョブがＣＰＵ時間を一定時間以上の消費するご
とにそのジョブが占有する全実記憶ページに対して第２
図に示す手順により１ページずつ逐次的に行う、これを
ＵＩＣ更新処理と呼ぶ。

〔発明が解決しようとする問題点〕

上記従来技術は第２図に示すように、実記憶ページの１
ページずつＲＲＢ命令とＵＩＣ更新命令列を実行する。

ＲＲＢ命令は通常ＣＰＴＪから遠い位置にあるキー記憶
をアクセスするため、実行時間は命令の平均実行時間に
くらべると長いため、主記憶の大容量化にともなってＬ
ＩＩＣ，更新ページ数が増大するとＵＩＣ更新処理に時
間がかかり、本来のジョブ処理のためのＣＰＵ時間が少
なくなってしまうという問題があった。また、実行命令
列のパイプライン処理を行って、高速化する手段がある
が、ＲＲＢ命令の実行は直前の命令の主記憶参照の後に
また。ＲＲＢ命令による参照ビットリセット後に後続の
命令紛実行しなければならないので、現在のＲＲＢ命令
の仕様では、上記パイプライン処理によって、ＲＲＢ命
令の実行の間にＲＲＢ命令前後の命令の実行を並列に行
って高・速比することはできない。

本発明の目的はこのような従来の問題を改善し、ＵＩＣ
更新処理を高速に行う仮想記憶管理装置を提供すること
にある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の仮想記憶管理装置は
、仮想記憶方式を採り実記憶単位ごとに命令が当該実記
憶単位を参照したか否かを示す参照フラグを有する計算
機において、実記憶単位ごとにＵＩＣを持つエントリか
ら成る実記憶テーブルを記憶する手段と、上記ＵＩＣを
更新すべき実記憶単位インデクスのベクトルを記憶する
手段と、上記インデクスベクトルの要素を順次読み出す
手段と、読み出された上記インデクスベクトルの要素が
示す実記憶単位に対応する上記実記憶テーブルエントリ
中のＵＩＣを順次読み出す手段と、読み出された上記イ
ンデクスベクトルの要素が示す実記憶単位に対応する上
記参照フラグを順次読み出す手段と、読み出された上記
参照フラグの値に応じて、読み出された上記ＵＩＣを更
新する手段を有する。

〔作用〕

上記インデクスベクトル読み出し手段と、ＵＩＣ読み出
し手段と、参照フラグ読み出し手段と、ＵＩＣ更新手段
は、おのおのベクトル演算ステージを梼成してパイプラ
イン的にインデクスベクトルが示す実記憶単位に対応す
るＵＩＣを処理する。また、ＵＩＣ更新処理中の主記憶
参照はＵＩＣを計算する必要のないオペレーティングシ
ステム領域への参照であるので、参照フラグ読み出し手
段の動作中も他のステージを構成する手段は並行して動
作する。したがって、ＵＩＣ更新処理を高速に実行可能
である。

〔実施例〕

以下、本発明の一実施例を、図面により説明する。本実
施例においても従来技術で述べたのと同様に、キー記憶
中に実記憶ページごとに設けられた参照ビットを利用し
て、ジョブが一定ＣＰ　Ｕ時間を消費するごとにそのジ
ョブが占有する全実記憶ページに対する未参照時間区間
数（Ｕ　Ｉ　Ｃ）を更新するが、ｔＪ　Ｔ　Ｃ更新処理
はＲＲＢ命令のように１ページずつ参照ビットを参照す
る命令ではなく、複数のページを一括して参照ビットを
参照しかつ０４Ｃを更新するベクトル演算形式の新たな
命令であるＵｐｄａｔｅ　Ｕ　Ｉ　Ｃ（Ｕ　Ｕ　Ｉ　Ｃ
）命令を使用する。第３図Ｕ　ｔＪ　Ｉ　Ｃ命令を使用
した場合のオペレーティングシステムが行うＵＩＣ更新
処理手順である。

第１図は本実施例すなわちＵＵＩＣ命令処理装置の構成
図である。１０は命令制御回路、１１は主記憶装置、１
２はキー記憶装置、２０はカウントレジスタ、２３はペ
ージインデクス・アドレスレジスタ、２５はページイン
デクス・レジスタ。

２７は実記憶テーブル・アドレスレジスタ、２９はＵＩ
Ｃレジスタ、３１は参照ビットレジスタ、３２はＵＩＣ
フェッチ・アドレスレジスタ、３３はＵＩＣストア・ア
ドレスレジスタである。主記憶装置１１には、ジョブの
全占有ページを示すページインデクスベクトル１、実記
憶ページごとにＵＩＣ３を含むエントリを持つ実記憶テ
ーブル２が格納される。ページインデクスベクトル１は
ジョブごとに設けられ実記憶テーブルはシステムでただ
１個設けられる。命令制御回路１１は、命令語レジスタ
１３を含み、ＵＵＩＣ命令の起動と終了を制御する。命
令語レジスタ１３にロードされたＵＵＩＣ命令は３個の
オペランドを持ち、それぞれページインデクスベクトル
１のアドレス、ページインデクスベクトル１の要素数、
実記憶テーブル２のアドレスを指定する。キー記憶装置
１２は従来技術で述べたキー記憶装置と同様に実記憶ペ
ージごとに参照ビット１４．変更ビット１５゜保護キー
１６を持ち、ＲＲＢ命令と同様にアドレス線４２からペ
ージインデクスを示すアドレスを入力して対応する実記
憶ページの参照ビット１４を出力しその後その参照ビッ
トＯにリセットする。

カウントレジスタ２ｏは、残りページインデクスベクト
ル１の要素数を格納しており、零検出器２２は残り要素
数がＯになったサイクルに終了信号３１を命令制御回路
１０に対し送出する。−１を片側人力とする加算器２１
は、残り要素数を１つずつ減算するために使用される。

ページインデクス・アドレスレジスタ２３は、ページイ
ンデクスベクトル１の要素アドレスを格納するもので、
内容はアドレス線４３により主記憶装置１１に送られる
。ページインデクスベクトル１の要素は４バイト長であ
り、次の要素のアドレス計算のために、４を片側入力と
する加算器２４が使用される。

ページインデクスレジスタ２５は、主記憶装置１１から
順次読み出されるページインデクスベクトル１の要素を
格納するもので、内容は信号線４２によりキー記憶装置
１２に送られる。実記憶テーブルのエントリは８バイト
長であり、次のＵＩＣのアドレス計算のため、ページイ
ンデクスレジスタ２５の出力を８倍するシフタ２６と、
シフタ２６と実記憶テーブルアドレスレジスタ２７の出
力を加算する加算器２８が使用される。ＵＩＣフェッチ
アドレスレジスタ３２は加算器２８の出力を１サイクル
保持し、ＵＩＣストアアドレスレジスタ３３はさらにレ
ジスタ３２の出力をその次の１サイクル保持し、内容は
それぞれアドレス線４４．４５により主記憶装置１１に
送られる。

ＵＩＣレジスタ２９は主記憶装置１１から順次読み出さ
れるＵＴＣを格納するものである。加算器３０は、ＵＩ
Ｃをカウントアツプするために使用され、セレクタ３４
は参照ピットレジスタ３１の値を入力し、０ならば加算
器３０によりカウントアツプされたＵＩＣの値、１なら
ば０をＵ　Ｉ　Ｃの値として主記憶装置１１のＵＩＣス
トアアドレスレジスタ３５の送出するアドレスに書き込
みよう送出する。参照ピットレジスタ３１はキー記憶１
２から読み出された参照ビット４４を保持するものであ
る。

第４図は、第１図における動作タイムチャートである。

第４図、第１図を参照して、ページインデクスベクトル
の要素数が５の場合を例とした本実施例の動作を説明す
る。

第１図には示されてはいないが、ＵＵＩＣ命令の実行時
に、命令制御回路１０はまず命令語レジスタ１３内のオ
ペランドフィールドで示されるページインデクスベクト
ル１のアドレスをアドレスレジスタ２３に、ページイン
デクスベクトル１の要素数をカウントレジスタ２ｏ、実
記憶テーブル２のアドレスをアドレスレジスタ２７に初
期設定し、主記憶装置１１に対してページインデクスベ
クトル１の第１番目の要素の読み出しを指示する。

第１図の処理装置は、４ステージからなる１サイクルピ
ツチのベクトル演算パイプラインになっている。第１の
ステージはページインデクスアドレスレジスタ２３の指
定に基づいて主記憶装置１１よりページインデクスベク
トル１の各要素を読み出しページインデクスレジスタ２
５に転送するまでの処理である。第２のステージはペー
ジインデクスレジスタ２５の内容をシフト、加算し、Ｕ
ＩＣフェッチアドレスレジスタ３２に転送するまでであ
る。第３のステージはＵＩＣフェッチアドレスレジスタ
３２の指定に基づいて主記憶装置１１より実記憶テーブ
ル２内のＵＩＣ３をＵＩＣレジスタに転送するまで、な
らびにＵＩＣフェッチアドレスレジスタ３２の内容をＵ
ＩＣストアアドレスレジスタ３３に転送までである。一
方、第２および第３の２ステージをかけてページインデ
クスレジスタ２５の指定に基づいてキー記憶１２の参照
ビット１４を参照ピットレジスタ３１に転送する。第４
のステージは、ＵＩＣレジスタ２９内容を加算し、その
結果と０とを参照ピットレジスタ３１の内容によりセレ
クタ３４で選択し、ＵＩＣストアアドレスレジスタ３３
の指定に基づいて主記憶装置１１に書き込むまでである
。各レジスタは、サイクルの開始時点に同期して更新さ
れ、主記憶装置１１もサイクルに同期して読み出される
。

第４図においてはサイクルごとの主要なレジスタの内容
の変化を第１図の記号を用いて図示している。なお、第
１図等には１図示されていないが、各レジスタは全ての
１サイクルピツチの基本クロックに同期してデータの格
納を行う。

命令制御回路１０が前述のレジスタ２０，２３゜２７の
初期設定に引続いて、第１サイクルとして１サイクルの
起動トリガ信号を信号線４０に出力すると、次の第２サ
イクルの開始時点ではレジスタ２５にはページインデク
スベクトル１の先頭アドレスａ１の内容（ａｌ）、そし
てレジスタ２；３には次の要素アドレスａ２が格納され
る。第２サイクルでは、レジスタ２５の内容（ａｌ）に
対して第２ステージが動き、キー記憶１２にアドレスを
送出するとともにレジスタ３２ヘアドレスｂ１を転送す
る。次の第３サイクルの先頭ではレジスタ３２にはペー
ジインデクス（ａｌ）に対応するＵＩＣアドレスｂ１が
格納されている。第３サイクルではレジスタ３２のアド
レスｂ１に対して第３ステージが動きレジスタ３３にア
ドレスｂ１、レジスタ２９にｔＪ４ｃ（ｂｌ）が転送さ
れる。次の第４サイクルの先頭ではレジスタ３３にＵＩ
Ｃアドレスｂｌ、レジスタ２９にＵＩＣ（ｂｌ）、レジ
スタ３１にページインデクス（ａｌ）に対応する参照ビ
ット１４の値（Ｃ１）が格納される。

第４サイクルではレジスタ２４のＵＩＣ（ｂｌ）に対し
て第４ステージが動き主記憶装置１］の実記憶テーブル
２内のＵＩＣアドレスｂ１へのＵＩＣ更新結果の格納が
指示され、カウントレジスタ２０の減算が行われ４とな
る。カウントレジスタ２０の内容がＯになり命令制御回
路１０に信号線４１により終了を知らせるまで、各ステ
ージはページインデクスベクトル１の引き続く要素を間
断なく順次処理する６したがって１サイクルピツチで１
ページのＵＩＣ更新処理が終了していくことになる。

本実施例においては、前述のようにＵＩＣ更新処理は、
入力となるページインデクスベクトル１の要素すなわち
１ページ当り１サイクルの演算時間しか要しない。これ
を第２図で示すようなＲＲＢ命令を用いて実行すると、
第２図のループ中の実行命令数は、７命令７サイクル以
上必要とするので、本実施例では７倍以上の高速化が可
能となる。

〔発明の効果〕

以上説明したように、本発明によれば１サイクルピツチ
のパイプラインによるＵＩＣ更新処理が可能となるので
、大容量主記憶を有する計算機において高速かつ低ＣＰ
Ｕオーバヘッドの仮想記憶管理が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は従来のＵ
ＩＣ更新処理フロー図、第３図は第１図の実施例におけ
るＵＩＣ更新処理フロー図、第４図は第１図における動
作タイムチャートである。

Claims (1)

【特許請求の範囲】
1. １、仮想記憶方式を採り、実記憶単位ごとに当該実記憶
   単位が参照されたか否かを示す参照フラグを有する計算
   機において、実記憶単位ごとに未参照時間区間数を持つ
   エントリからなる実記憶テーブルを記憶する手段と、上
   記未参照時間区間数を更新すべき実記憶単位インデクト
   のベクトルを、記憶する手段と、上記インデクスベクト
   ルの要素を順次読み出す手段と、読み出された上記イン
   デクスベクトルの要素が示す実記憶単位に対応する上記
   実記憶テーブルエントリ中の未参照時間区間数を順次読
   み出す手段と、読み出された上記インデクスベクトルの
   要素が示す実記憶単位に対応する上記参照フラグを順次
   読み出す手段と、読み出された上記参照フラグの値に応
   じて、読み出された上記未参照時間区間数を更新する手
   段とを有することを特徴とする仮想記憶管理装置。