JPH07295882A - 情報処理装置、及び、情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】情報処理装置において、キャッシュメモリに入
り切らない大量のデータを処理する場合に、キャッシュ
ミスによるペナルティの発生を防止し、性能を向上する
こと。 【構成】先入れ先出し方式のレジスタ（キューレジス
タ）を設け、主記憶部からキューレジスタへデータを転
送するプリロード命令と、キューレジスタからレジスタ
へデータを転送するキュー転送命令をサポートする。デ
ータを使用する十分前にプリロード命令を実行してキュ
ーレジスタにデータを転送しておくことにより、主記憶
読み出しによるペナルティなしに高速に処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置、及び、
情報処理システムに係り、特に、離散アドレスアクセス
時のデータ転送効率を改善する情報処理装置、及び、情
報処理システムに関する。

【０００２】

【従来の技術】従来の情報処理装置では、低速な主記憶
へのアクセスによる性能低下を防ぐために、少容量では
あるが高速なキャッシュメモリを使用して性能を高める
方法が用いられている。キャッシュメモリを使用して性
能を高める方法については、ヘネシ＆パターソン著「コ
ンピュータ・アーキテクチャー設計・実現・評価の定量
的アプローチ」(日経ＢＰ社）ｐ.４０３〜４２８に説明
されている。以下、キャッシュメモリを用いた従来の情
報処理装置の動作を説明する。命令処理ユニットは、キ
ャッシュメモリからデータを受け取り、必要な処理を行
った後、結果をキャッシュメモリに転送する。命令処理
ユニットの必要としているデータがキャッシュメモリに
存在する場合には、キャッシュメモリに格納されている
データが命令処理ユニットに転送される。命令処理ユニ
ットの必要としているデータがキャッシュメモリに存在
しない場合には、必要なデータが主記憶からキャッシュ
メモリに転送され、キャッシュメモリに書き込まれる。
それと同時に、主記憶から転送されてきたデータが命令
処理ユニットに転送される。キャッシュメモリは主記憶
に比べて高速であり、必要なデータがキャッシュメモリ
に存在する場合には、主記憶からデータを転送する場合
に比べ高速に処理を行うことが可能となる。通常の処理
を行う場合には、同じデータを何度も繰り返し使用する
ことが多く、必要なデータがキャッシュメモリに存在す
る可能性が高いため、キャッシュメモリを設けることに
より高い性能が得られる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
情報処理装置では、同じデータを繰り返し使用すること
の少ない処理を行う場合には、キャッシュメモリに必要
なデータが存在する可能性が低いため、主記憶からのデ
ータ転送が頻繁に発生し、性能が低下する。また、キャ
ッシュメモリの容量より大きいデータを一度に処理する
場合には、あるデータをキャッシュメモリに書き込む時
に別のデータをキャッシュメモリから消去する必要が生
じ、キャッシュメモリに必要なデータが存在する可能性
が低下するため、性能が低下する。

【０００４】本発明の目的は、キャッシュメモリに必要
なデータが存在する可能性の低い処理を行う場合にも、
高速に処理を行うことの可能な情報処理装置、及び、情
報処理システムを提供することにある。

【０００５】本発明の他の目的は、離散アドレスアクセ
ス時のデータの転送効率を改善し、高性能な情報処理装
置、及び、情報処理システムを提供することにある。

【０００６】更に、本発明の他の目的は、キャッシュミ
スによる処理効率低下を改善し、高性能な情報処理装
置、及び、情報処理システムを提供することにある。

【０００７】

【課題を解決するための手段】本発明の情報処理システ
ムによれば、データを格納する主記憶部と、前記主記憶
部に格納されているデータの一部を格納するキャッシュ
メモリと、前記キャッシュメモリに格納されたデータ
を、命令に従って処理する命令処理ユニットと、前記命
令処理ユニットに接続され、この命令処理ユニットの命
令の実行により前記主記憶部から読みだされるデータを
格納する先入れ先出し型のキューレジスタ手段とを有す
る。

【０００８】前記命令処理ユニットは通常、データを格
納するレジスタと、このレジスタに格納されたデータに
対して、命令に従って所定の演算を行う演算器とを有す
る。本発明の実施態様によれば、前記キューレジスタ手
段に格納されたデータを、命令に従って前記レジスタに
格納する手段を有する。

【０００９】本発明の他の実施態様によれば、前記キュ
ーレジスタ手段に格納されたデータを命令に従って前記
演算器に入力する手段を有し、前記キューレジスタ手段
に格納されたデータと、前記レジスタに格納されたデー
タとの間で所定演算が実行される。

【００１０】本発明の他の実施態様によれば、前記キュ
ーレジスタに格納されたデータを命令に従って前記演算
器に入力する手段を有し、前記キューレジスタ手段に格
納されたデータ間で所定演算が実行される。

【００１１】本発明の他の実施態様によれば、前記キュ
ーレジスタ手段は複数の先入れ先出し型のキューレジス
タを有し、それぞれのキューレジスタに格納されたデー
タ間で所定演算が実行される。

【００１２】本発明の他の実施態様によれば、前記主記
憶部から前記キューレジスタ手段に書き込まれるデータ
の書き込み位置を、そのデータが前記命令処理ユニット
で処理される順序に従って制御する書き込み制御手段を
有する。

【００１３】前記書き込み制御手段は前記キューレジス
タ手段に書き込まれたデータの最上位の位置、及び、最
後尾の位置を記憶する回路を有することが望ましい。

【００１４】本発明の他の実施態様によれば、前記主記
憶部が複数のバンクからなり、前記複数のバンクのそれ
ぞれに格納されたデータを、命令実行の順序に従って前
記キューレジスタ手段に書き込む順序を制御する書き込
み制御手段を有する。

【００１５】前記書き込み制御手段は、前記各バンクに
対応する複数のデータバッファと、前記複数のバンクか
ら前記複数のデータバッファへのデータの書き込みを制
御する書き込み制御回路と、前記キューレジスタ手段へ
転送すべきデータが格納されている前記主記憶のバンク
の番号を、命令実行の順序に従って記憶するバンク順序
記憶回路と、前記複数のデータバッファからのデータ
を、前記バンク順序記憶回路に記憶されているバンクの
番号に従って選択し、前記キューレジスタ手段に書き込
むための選択回路とを有することが望ましい。

【００１６】本発明の情報処理装置によれば、主記憶に
格納されているデータ、及び、命令の一部を格納するキ
ャッシュメモリ手段と、キャッシュメモリ手段に格納さ
れた命令をデコードする命令デコード部と、データを格
納する少なくとも１つのレジスタと、前記レジスタに格
納されたデータに対して、所定の演算を行う少なくとも
１つの演算器とを有する命令処理ユニットと、前記命令
処理ユニットに接続され、この命令処理ユニットの命令
の実行により前記主記憶部から読みだされるデータを格
納する先入れ先出し型のキューレジスタ手段とを有す
る。

【００１７】前記キャッシュメモリ手段に格納される命
令は、前記主記憶部から前記キューレジスタ手段へデー
タを転送するプリロード命令を含む。

【００１８】本発明の実施態様によれば、前記キャッシ
ュメモリ手段に格納される命令は以下の命令を含む。

【００１９】（１）キューレジスタ手段から前記レジス
タへデータを転送する命令 （２）主記憶部からキューレジスタ手段へのデータの転
送とキューレジスタ手段から前記レジスタへのデータの
転送とを行う複合命令 （３）キューレジスタ手段からデータを削除する命令 （４）キューレジスタ手段に格納されたデータを用いて
前記演算器で演算を行うキュー演算命令 （５）キューレジスタ手段に格納された複数のデータの
間の演算を行う複数データキュー演算命令 （６）演算実行後に演算に使用したデータをキューレジ
スタ手段から削除するキュー演算削除命令、又は、削除
しないキュー演算非削除命令を含むキュー演算命令 本発明の他の実施態様によれば、前記主記憶部から前記
キューレジスタ手段に書き込まれるデータの書き込み位
置を、そのデータが前記命令処理ユニットで処理される
順序に従って制御する書き込み制御手段を有する。

【００２０】前記書き込み制御手段は前記キューレジス
タ手段に書き込まれたデータの最上位の位置、及び、最
後尾の位置を記憶する回路を有することが望ましい。

【００２１】本発明の他の実施態様によれば、前記主記
憶部が複数のバンクからなり、前記複数のバンクのそれ
ぞれに格納されたデータを、命令実行の順序に従って前
記キューレジスタ手段に書き込む順序を制御する書き込
み制御手段を有する。

【００２２】前記書き込み制御手段は、前記各バンクに
対応する複数のデータバッファと、前記複数のバンクか
ら前記複数のデータバッファへのデータの書き込みを制
御する書き込み制御回路と、前記キューレジスタ手段へ
転送すべきデータが格納されている前記主記憶のバンク
の番号を、命令実行の順序に従って記憶するバンク順序
記憶回路と、前記複数のデータバッファからのデータ
を、前記バンク順序記憶回路に記憶されているバンクの
番号に従って選択し、前記キューレジスタ手段に書き込
むための選択回路とを有することが望ましい。

【００２３】本発明の他の実施態様によれば、前記キュ
ーレジスタ手段は前記命令処理ユニットに接続される先
入れ先出し型の第１のキューレジスタと、この第１のキ
ューレジスタと前記主記憶部との間に接続される先入れ
先出し型の第２のキューレジスタとから成る。

【００２４】前記主記憶部から前記第２のキューレジス
タに書き込まれるデータの書き込み位置を、そのデータ
が前記命令処理ユニットで処理される順序に従って制御
する書き込み制御手段を有することが望ましい。

【００２５】

【作用】本発明の情報処理装置、及び、情報処理システ
ムでは、命令処理ユニットがプリロード命令を実行する
と、指定されたデータが主記憶部からキューレジスタに
転送される。データを処理する十分前にプリロード命令
を実行し、実際にデータを処理する時にキューレジスタ
からデータを読み出して処理することにより、高速に処
理を行うことができる。

【００２６】また、命令処理ユニットが実行する命令セ
ットがキューレジスタからレジスタへデータを転送する
キュー転送命令を含む場合には、命令処理ユニットがプ
リロード命令を実行すると主記憶部から転送されてきた
データはキューレジスタの最後尾に書き込まれ、命令処
理ユニットがキュー転送命令を実行するとキューレジス
タの最初のデータがレジスタに転送されキューレジスタ
から削除される。データを処理する十分前にプリロード
命令を実行し、実際にデータを処理する時にキュー転送
命令を実行して必要なデータをレジスタに転送すること
により、高速に処理を行うことができる。

【００２７】また、プリロード命令の中に、主記憶から
キューレジスタへのデータの転送とキューレジスタから
レジスタへのデータの転送とを一つの命令で行う複合プ
リロード命令を含む場合には、命令処理ユニットが複合
プリロード命令を実行すると、主記憶部から転送されて
きたデータはキューレジスタの最後尾に書き込まれ、そ
れと同時にキューレジスタの最初のデータがレジスタに
転送されキューレジスタから削除される。現在処理しよ
うとしているデータのキューレジスタからレジスタへの
転送と、将来処理するデータの主記憶部からキューレジ
スタへの転送を一命令で実行することにより、プリロー
ド命令とキュー転送命令の二つの命令を実行する場合に
比べ処理に必要な命令数が減少するため、処理時間が短
縮され、性能が向上する。

【００２８】また、命令処理ユニットが実行する命令セ
ットが、キューレジスタからデータを削除するキュー削
除命令を含む場合には、命令処理ユニットがキュー削除
命令を実行すると、キューレジスタに格納されているデ
ータのうち指定された数のデータが削除される。将来必
要となることを予想して予めプリロード命令でキューレ
ジスタに転送されていたデータが必要ないことが判明し
た場合には、キュー削除命令で複数のデータを同時にキ
ューレジスタから削除することにより、キュー転送命令
を複数回実行してキューレジスタからデータを削除する
場合に比べ処理に必要な命令数が減少するため、処理時
間が短縮され、性能が向上する。

【００２９】また、命令処理ユニットが実行する命令セ
ットが、キューレジスタに格納されたデータを用いて演
算器で演算を行うキュー演算命令を含む場合には、命令
処理ユニットがキュー演算命令を実行すると、キューレ
ジスタの最初のデータがキューレジスタから削除され、
演算器に転送され、演算器で処理される。予めプリロー
ド命令でキューレジスタに転送されていたデータを処理
する場合にキュー演算命令を実行することにより、キュ
ー転送命令でレジスタに転送してから演算命令を実行す
る場合に比べ処理に必要な命令数が減少するため、処理
時間が短縮され、性能が向上する。

【００３０】また、キュー演算命令の中に、キューレジ
スタに格納された複数のデータの間の演算を行う複数デ
ータキュー演算命令を含む場合には、命令処理ユニット
が複数データキュー演算命令を実行すると、キューレジ
スタに格納された複数のデータがキューレジスタから削
除され、演算器に転送され、演算器で処理される。予め
プリロード命令でキューレジスタに転送されていた複数
のデータの間の演算を実行する場合に、複数データキュ
ー演算命令を実行することにより、一部のデータをキュ
ー転送命令でレジスタに転送した後にキュー演算命令を
実行する場合に比べ処理に必要な命令数が減少するた
め、処理時間が短縮され、性能が向上する。

【００３１】また、キュー演算命令の中に、実行後に演
算に使用したデータをキューレジスタから削除するキュ
ー演算削除命令と、削除しないキュー演算非削除命令を
含む場合には、命令処理ユニットがキュー演算非削除命
令を実行すると、キューレジスタに格納されたデータが
キューレジスタから削除されずに演算器に転送され、演
算器で処理される。キューレジスタに格納されたデータ
に複数の演算を実行する場合には、最後の演算のみにキ
ュー演算削除命令を実行しそれ以外の演算にはキュー演
算非削除命令を実行することにより、キュー転送命令を
実行してキューレジスタからレジスタにデータを転送し
た後に複数の演算命令を実行する場合に比べ処理に必要
な命令数が減少するため、処理時間が短縮され、性能が
向上する。

【００３２】また、主記憶に接続された複数のキューレ
ジスタと、各キューレジスタと演算器を接続する複数の
データバスとを有する場合には、命令処理ユニットは複
数のキューレジスタに格納されたデータの間の演算を行
う複数キュー演算命令を実行する。主記憶上の複数のデ
ータの間の演算を行う場合に、各データを予めプリロー
ド命令により主記憶から別々のキューレジスタへ転送し
ておき、複数キュー演算命令を実行することにより、一
つのキューレジスタのみを使用しキュー転送命令とキュ
ー演算命令を実行する場合に比べ処理に必要な命令数が
減少するため、処理時間が短縮され、性能が向上する。

【００３３】また、命令処理ユニットが複数の演算器
と、演算器それぞれに接続された複数のレジスタを有
し、各レジスタそれぞれに接続された複数のキューレジ
スタを有する場合には、命令処理ユニットは主記憶から
各キューレジスタにデータを転送するプリロード命令を
実行する。各演算器で処理を行う時には、対応するキュ
ーレジスタから対応するレジスタにデータを転送して処
理することにより、高速に処理を行うことができる。

【００３４】また、命令処理ユニットが複数の演算器
と、演算器それぞれに接続された複数のレジスタを有
し、単一のキューレジスタと複数のレジスタを接続する
データバスを有する場合には、命令処理ユニットは主記
憶からキューレジスタにデータを転送するプリロード命
令を実行する。各演算器で処理を行う時には、単一のキ
ューレジスタから演算器に対応したレジスタにデータを
転送して処理することにより、高速に処理を行うことが
できる。

【００３５】また、キューレジスタが複数のデータを格
納する領域を有し、主記憶部から前記キューレジスタに
転送されたデータをプリロード命令の順番に並べ変える
順序保証回路を有する場合には、主記憶から転送されて
くるデータの順番がプリロード命令の順番と異なってい
る場合でも、順序保証回路がプリロード命令の順番に並
べ変えてキューレジスタに書き込む。これによって、プ
リロード命令の順番と異なった順番で主記憶からデータ
を読み出した方が高速に処理できる場合に、最適な順番
で主記憶からデータを読み出すことが可能となり、プリ
ロード命令の順番と同じ順番で主記憶からデータを読み
出す場合に比べ高速に処理を行うことができる。

【００３６】また、キューレジスタへのデータの書き込
みを制御する書き込み制御回路と、次に実行するプリロ
ード命令のデータを格納すべきキューレジスタ内の場所
を示すボトムポインタと、ボトムポインタから主記憶部
に制御情報を転送するためのデータバスと、主記憶から
書き込み制御回路に制御情報を転送するためのデータバ
スとを有する場合には、各プリロード命令を実行する時
にそのプリロード命令のデータを書き込むべき場所を示
す制御情報がボトムポインタから主記憶部に転送され
る。主記憶からキューレジスタにデータが転送される時
にはそのデータを書き込むべきキューレジスタの場所を
示す制御情報が主記憶部から書き込み制御回路に転送さ
れ、書き込み制御回路は主記憶から転送されてきた制御
情報に従ってキューレジスタにデータを書き込む。これ
によって、主記憶部から転送されてくるデータの順番が
プリロード命令の順番と異なっている場合でも、キュー
レジスタにはプリロード命令の順番にデータが書き込ま
れる。

【００３７】また、主記憶が複数のバンクより構成さ
れ、主記憶部の各バンクに対応する複数のデータバッフ
ァと、複数のデータバッファからのデータを選択する選
択回路と、データバッファへのデータの書き込みを制御
する書き込み制御回路と、プリロード命令で転送すべき
データが格納されている主記憶部のバンクの番号を記憶
するバンク順序記憶回路と、主記憶から書き込み制御回
路に制御情報を転送するデータバスと、バンク順序記憶
回路から選択回路に制御情報を転送するためのデータバ
スとを有する場合には、各プリロード命令を実行する時
にそのプリロード命令のデータが格納されている主記憶
のバンクの番号がプリロード命令の実行の順番にバンク
順序記憶回路に格納される。主記憶部からデータが転送
されてくるときには、そのデータが格納されていた主記
憶のバンクの番号が書き込み制御回路に転送される。書
き込み制御回路は、主記憶部から受け取ったバンクの番
号に対応するデータバッファにデータを書き込む。選択
回路は、バンク順序記憶回路に格納されたバンク番号の
順番に従って、複数のデータバッファからのデータを選
択し、キューレジスタに転送する。これによって、主記
憶から転送されてくるデータの順番がプリロード命令の
順番と異なっている場合でも、キューレジスタにはプリ
ロード命令の順番にデータが書き込まれる。

【００３８】また、キューレジスタが二つの部分よりな
り、キューレジスタの第一の部分は命令処理ユニットに
接続され、キューレジスタの第二の部分は主記憶部に接
続され、順序保証回路がキューレジスタの第二の部分に
接続されている場合には、順序保証回路は、主記憶から
転送されてきたデータをプリロード命令の実行順番に並
べ変えてキューレジスタの第二の部分に書き込む。キュ
ーレジスタの第二の部分に書き込まれたデータはプリロ
ード命令の実行の順番にキューレジスタの第一の部分に
転送される。これによって、命令処理ユニットに接続さ
れたキューレジスタの第一の部分は構成が簡単になり高
速な動作が可能である。一方、キューレジスタの第二の
部分はキューレジスタの第一の部分に比べて低速である
が、一度に複数のデータをキューレジスタの第二の部分
から第一の部分に転送することにより、命令処理ユニッ
トが必要とする速度でデータを転送することが可能とな
る。従って、キューレジスタが一つの部分よりなりかつ
順序保証回路を有する場合に比べ、高速に処理を行うこ
とが可能となる。

【００３９】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００４０】図１６は、本発明の第一の実施例で実行す
る命令を示した図である。図１６に示した命令のうち、
項番７のプリロード命令，項番８のキュー転送命令，項
番９の複合プリロード命令，項番１０のキュー削除命
令，項番１１のキューデータ数読み出し命令は、本発明
の特徴であるキューレジスタに関係する命令である。項
番９の複合プリロード命令は、項番７のプリロード命令
の処理と項番８のキュー転送命令の処理とを１命令で行
う複合命令である。

【００４１】図１７は、図１６に示した命令のうち、キ
ューレジスタに関係のある命令を実行した時のキューレ
ジスタの状態の変化を示した図である。図１７(ａ)は命
令列の例であり、命令１から命令８の順に実行される。
図１７(ｂ)は、図１７（ａ）の命令列を実行した時のキ
ューレジスタの状態の変化を示した図である。キューレ
ジスタは５つの格納領域を有し、５つのデータを格納す
ることが可能である。このうち、図１７（ｂ）上で一番
上に記述された格納領域を最上部と呼ぶ。また、データ
の入っていない格納領域のうち一番上の格納領域を最後
尾と呼ぶ。図１７（ｂ）では、最後尾を記号Ｂで示して
ある。初期状態では全ての格納領域は空であり、最後尾
と最上部が等しい。命令１のプリロード命令を実行する
と、データ１が最後尾に書き込まれ、最後尾の位置が一
つ下に移動する。命令２のプリロード命令を実行する
と、データ２が最後尾に書き込まれ、最後尾の位置が一
つ下に移動する。命令３のプリロード命令を実行する
と、データ３が最後尾に書き込まれ、最後尾の位置が一
つ下に移動する。命令４のプリロード命令を実行する
と、データ４が最後尾に書き込まれ、最後尾の位置が一
つ下に移動する。命令５のキュー転送命令を実行する
と、最上部のデータ（データ１）がレジスタｔに転送さ
れ、キューレジスタから削除される。その際、最上部以
外の格納領域のデータが一つ上の格納領域に移動し、そ
れに伴い最後尾の位置も一つ上に移動する。命令６のキ
ューデータ数読み出し命令を実行すると、キューレジス
タに格納されているデータの数（ここでは３）がレジス
タｔに書き込まれる。命令７のキュー削除命令を実行す
ると、キューレジスタの最上部から順に指定された数
（ここでは２個）のデータが削除される。その際、残り
のデータは削除されたデータの分だけ上に移動し、それ
に伴い最後尾の位置も上に移動する。命令８の複合プリ
ロード命令を実行すると、データ５が最後尾に書き込ま
れ、同時に最上部のデータ（データ４）がレジスタｔに
転送され、キューレジスタから削除される。その際、最
上部以外の格納領域のデータが一つ上の格納領域に移動
する。最後尾の位置は変化しない。以上の説明では、簡
単のため、１つの命令の処理が全て終了してから次の命
令の処理を開始するものとして説明した。実際の情報処
理装置では、通常パイプライン的に処理が行われる。従
って、例えば、命令４のデータがキューレジスタに書き
込まれる前に命令５の処理が行われる可能性もある。

【００４２】図１は、本発明の第一の実施例のブロック
図である。１０２は命令処理ユニット、１４２は命令デ
コーダ、１０４は演算器、１０６はレジスタ、１４４は
キャッシュ制御ユニット、１４６は命令フェッチユニッ
ト、１０８はキャッシュメモリ、１１０はキューレジス
タ、１４８は主記憶制御ユニット、１１２は主記憶、１
２２，１２４，１２６，１２８，１３０および１３２は
データバスである。キューレジスタ１１０は、１０個の
格納領域を有する。キャッシュメモリ１０８は、デ−タ
及び命令を格納している。実施例では、デ−タ及び命令
を格納している場合を説明するが、デ−タ及び命令とを
それぞれを個別に格納するデ−タキャッシュ及び命令キ
ャッシュを用いても良い。

【００４３】命令フェッチユニット１４６は、キャッシ
ュ制御ユニット１４４に命令コードの読み出しを要求す
る。命令フェッチユニット１４６の要求した命令コード
がキャッシュメモリ１０８に存在する時には、キャッシ
ュ制御ユニット１４４はデータバス１２８を通してキャ
ッシュメモリ１０８から命令デコーダ１４２に命令コー
ドを転送する。命令フェッチユニット１４６の要求した
命令コードがキャッシュメモリ１０８に無い時には、キ
ャッシュ制御ユニット１４４は、主記憶制御ユニット１
４８に命令コードの読み出しを要求する。主記憶制御ユ
ニット１４８は、主記憶１１２から命令コードを読み出
し、データバス１３２を通してキャッシュメモリ１０８
に転送する。キャッシュ制御ユニット１４４は、主記憶
制御ユニット１４８から転送されてきた命令コードをキ
ャッシュメモリ１０８に書き込み、同時にデータバス１
２８を通して命令デコーダ１４２に転送する。

【００４４】命令デコーダ１４２は、キャッシュメモリ
１０８から転送されてきた命令コードを解読し、命令コ
ードの種類に応じた処理を行う。

【００４５】命令コードが演算命令であった場合には、
命令デコーダ１４２は、データバス１２２，１２４を通
してレジスタ１０６から演算器１０４にデータを転送
し、演算器１０４で演算を行う。演算が終了すると、デ
ータバス１２６を通して演算器１０４からレジスタ１０
６に演算結果を転送し、レジスタ１０６に書き込む。

【００４６】命令コードがロード命令であった場合に
は、命令デコーダ１４２は、データバス１２２，１２４
を通してレジスタ１０６から演算器１０４にデータを転
送し、演算器１０４でアドレス計算を行う。アドレス計
算が終了すると、データバス１２６を通してアドレスを
キャッシュ制御ユニット１４４に転送し、キャッシュ制
御ユニット１４４にデータの読み出しを要求する。命令
デコーダ１４２の要求したデータがキャッシュメモリ１
０８に存在する時には、キャッシュ制御ユニット１４４
はデータバス１２８を通してキャッシュメモリ１０８か
らレジスタ106にデータを転送する。命令デコーダ１４
２の要求したデータがキャッシュメモリ１０８に無い時
には、キャッシュ制御ユニット１４４は、主記憶制御ユ
ニット１４８にデータの読み出しを要求する。主記憶制
御ユニット１４８は、主記憶１１２からデータを読み出
し、データバス１３２を通してキャッシュメモリ108に
転送する。キャッシュ制御ユニット１４４は、主記憶制
御ユニット１４８から転送されてきたデータをキャッシ
ュメモリ１０８に書き込み、同時にデータバス１２８を
通してレジスタ１０６に転送する。

【００４７】命令コードがストア命令であった場合に
は、命令デコーダ１４２は、データバス１２２，１２４
を通してレジスタ１０６から演算器１０４にデータを転
送し、演算器１０４でアドレス計算を行う。アドレス計
算が終了すると、データバス１２６を通してアドレスを
キャッシュ制御ユニット１４４に転送し、同時にデータ
バス１２８を通してデータをキャッシュメモリ１０８に
転送して、キャッシュ制御ユニット１４４にデータの書
き込みを要求する。命令デコーダ１４２の要求したアド
レスのデータがキャッシュメモリ１０８に存在する時に
は、キャッシュ制御ユニット１４４はデータバス１２８
を通してレジスタ１０６から転送されてきたデータをキ
ャッシュメモリ１０８に書き込む。命令デコーダ１４２
の要求したアドレスのデータがキャッシュメモリ１０８
に無い時には、キャッシュ制御ユニット１４４は、主記
憶制御ユニット１４８にデータの読み出しを要求する。
主記憶制御ユニット１４８は、主記憶１１２からデータ
を読み出し、データバス１３２を通してキャッシュメモ
リ１０８に転送する。キャッシュ制御ユニット１４４
は、主記憶制御ユニット１４８から転送されてきたデー
タをキャッシュメモリ１０８に書き込み、書き込み終了
後に、データバス１２８を通してレジスタ１０６から転
送されてきたデータをキャッシュメモリ１０８に書き込
む。

【００４８】命令コードが代入命令であった場合には、
命令デコーダ１４２は、命令コードに指定された定数値
をレジスタ１０６に書き込む。

【００４９】命令コードが条件分岐命令であった場合に
は、命令デコーダ１４２は、データバス１２２，１２４
を通してレジスタ１０６から演算器１０４にデータを転
送し、演算器１０４で比較を行う。比較結果が指定され
た条件を満たした場合には、命令デコーダ１４２は、命
令フェッチユニット１４６に分岐先の命令コードの読み
出しを指示する。

【００５０】命令コードがプリロード命令であった場合
には、命令デコーダ１４２は、キューレジスタ１１０に
空の格納領域があるかどうかを調べる。キューレジスタ
110に空の格納領域がある場合は、命令デコーダ１４２
は、データバス１２２，124を通してレジスタ１０６か
ら演算器１０４にデータを転送し、演算器１０４でアド
レス計算を行う。アドレス計算が終了すると、データバ
ス１２６を通してアドレスをキャッシュ制御ユニット１
４４に転送し、キャッシュ制御ユニット１４４にデータ
の読み出しを要求する。キャッシュ制御ユニット１４４
は、主記憶制御ユニット１４８にデータの読み出しを要
求する。主記憶制御ユニット１４８は、主記憶１１２か
らデータを読み出し、データバス１３２を通してキュー
レジスタ１１０に転送し、キューレジスタ１１０の最後
尾に書き込む。キューレジスタ１１０に空の格納領域が
無い場合は、例外割り込みが発生し、命令デコーダ142
は、命令フェッチユニット１４６に、例外処理ルーチン
のアドレスに対応する命令コードの読み出しを指示す
る。

【００５１】命令コードがキュー転送命令であった場合
には、命令デコーダ１４２は、キューレジスタ１１０の
最上部にデータが存在するかどうかを調べる。キューレ
ジスタ１１０の最上部にデータが存在する場合は、その
データをデータバス１３０を通してレジスタ１０６に転
送し、レジスタ１０６に書き込む。キューレジスタ１１
０の最上部にデータが存在しない場合は、命令デコーダ
１４２は、主記憶制御ユニット１４８が先行するプリロ
ード命令の読み出し処理中であるかどうかを調べる。主
記憶制御ユニット１４８が先行するプリロード命令の読
み出し処理中である場合には、命令デコーダ１４２は、
主記憶制御ユニット１４８がキューレジスタ１１０の最
上部にデータを書き込むのを待って、そのデータをデー
タバス１３０を通してレジスタ１０６に転送し、レジス
タ１０６に書き込む。主記憶制御ユニット１４８が先行
するプリロード命令の読み出し処理中でない場合には、
例外割り込みが発生し、命令デコーダ１４２は、命令フ
ェッチユニット１４６に、例外処理ルーチンのアドレス
に対応する命令コードの読み出しを指示する。

【００５２】命令コードが複合プリロード命令であった
場合には、命令デコーダ１４２は、プリロード命令の時
の処理と、キュー転送命令の時の処理の両方を行う。

【００５３】命令コードがキュー削除命令であった場合
には、命令デコーダ１４２は、命令コードで指定された
数のデータがキューレジスタ１１０に存在するかどうか
を調べる。キューレジスタ１１０に指定された数のデー
タが存在する場合は、それらのデータをキューレジスタ
１１０から削除する。キューレジスタ１１０に指定され
た数のデータが存在しない場合は、命令デコーダ１４２
は、主記憶制御ユニット１４８が先行するプリロード命
令の読み出し処理中であるかどうかを調べる。主記憶制
御ユニット１４８が先行するプリロード命令の読み出し
処理中である場合には、命令デコーダ１４２は、主記憶
制御ユニット１４８が先行するプリロード命令の読み出
し処理を終了するのを待って、指定された数のデータを
キューレジスタ１１０から削除する。主記憶制御ユニッ
ト１４８が先行するプリロード命令の読み出し処理を全
て終了しても指定された数のデータがキューレジスタ11
0に存在しない場合には、例外割り込みが発生し、命令
デコーダ１４２は、命令フェッチユニット１４６に、例
外処理ルーチンのアドレスに対応する命令コードの読み
出しを指示する。

【００５４】命令コードがキューデータ数読み出し命令
であった場合には、命令デコーダ１４２は、キューレジ
スタ１１０から読み出し可能なデータの数を調べ、レジ
スタ１０６に書き込む。ここで、キューレジスタ１１０
から読み出し可能なデータの数は、キューレジスタ１１
０に存在するデータの数と、主記憶制御ユニット１４８
が読み出し処理中の先行プリロード命令の数の和に等し
い。

【００５５】図２は、図１６に示した命令のうち、キュ
ーレジスタに関係する命令の命令コードを示した図であ
る。各命令コードは、３２ビットの２進数で表わされ
る。図２では、説明の都合上、命令コードの各ビットに
最上位ビットから順に０から３１の番号を付けてある。

【００５６】図２（ａ）は、プリロード命令，キュー転
送命令および複合プリロード命令の命令コードを一つの
図にまとめたものである。ビット０からビット９まで
は、命令の種類を示すフィールドであり、このフィール
ドがＯＰ１の時、その命令コードはプリロード命令，キ
ュー転送命令または複合プリロード命令として処理され
る。ｐフィールド（ビット１０）は、プリロードの処理
を行うかどうかを示すフィールドである。ｍフィールド
（ビット１１）は、キュー転送の処理を行うかどうかを
示すフィールドである。ｐフィールドが１，ｍフィール
ドが０の時、この命令はプリロード命令として処理され
る。ｐフィールドが０，ｍフィールドが１の時、この命
令はキュー転送命令として処理される。ｐフィールドが
１，ｍフィールドが１の時、この命令は複合プリロード
命令として処理される。ｂフィールド（ビット１７から
ビット２１）及びｘフィールド(ビット２２からビット
２６)は、プリロードの処理を行う時のアドレス計算に
使用するレジスタの番号を指定するフィールドである。
ｂフィールドで指定されたレジスタの値と、ｘフィール
ドで指定されたレジスタの値を加算した値が、アドレス
となる。ｔフィールド（ビット２７からビット３１）
は、キュー転送の処理を行う時にデータを書き込むレジ
スタの番号を指定するフィールドである。

【００５７】図２（ｂ）は、キュー削除命令およびキュ
ーデータ数読み出し命令の命令コードである。ビット０
からビット９までは、命令の種類を示すフィールドであ
り、このフィールドがＯＰ２の時、その命令コードはキ
ュー削除命令またはキューデータ数読み出し命令として
処理される。ｋフィールド（ビット１０からビット１
１）は、処理の種類を示すフィールドである。ｋフィー
ルドが０の時、この命令はキュー削除命令として処理さ
れる。ｋフィールドが１の時、この命令はキューデータ
数読み出し命令として処理される。ｎフィールド（ビッ
ト１２からビット１８）は、キュー削除命令を実行する
時にキューレジスタから削除するデータの数を指定する
ためのフィールドである。ｔフィールド（ビット２７か
らビット３１）は、キューデータ数読み出し命令を実行
する時に、キューレジスタから読み出し可能なデータの
個数を書き込むレジスタの番号を指定するフィールドで
ある。

【００５８】図１８は、キューデータ数読み出し命令の
使用方法の例を説明する図である。図は、複数のユーザ
プログラム、プログラム１とプログラム２を時分割で処
理する様子を示したものであり、キューデータ数読み出
し命令はキューレジスタ退避処理の際に使用される。

【００５９】まず最初に、処理の流れの概略を説明す
る。時刻ｔ１にタイマ割り込みによってプログラム１の
処理が中断され、ＯＳの処理が開始される。時刻ｔ１か
らｔ２の間にＯＳがプログラム１からプログラム２への
切り換え処理を行う。その際、キューレジスタに残され
たデータをメモリ空間に設けられた退避領域に保存して
おく必要がある。これがキューレジスタ退避処理であ
る。時刻ｔ２から時刻ｔ３の間、プログラム２の処理が
行われる。時刻ｔ３にタイマ割り込みによってプログラ
ム２の処理が中断され、再びＯＳの処理が開始される。
時刻ｔ３からｔ４の間にＯＳがプログラム２からプログ
ラム１への切り換え処理を行う。その際、メモリ空間の
退避領域に保存されていたデータをキューレジスタに戻
す必要がある。これがキューレジスタ回復処理である。
時刻ｔ４からプログラム１の処理が再開される。

【００６０】次に、キューレジスタ退避処理について説
明する。１行目のキューデータ数読み出し命令を実行す
ると、キューレジスタに入っているデータの数がレジス
タｒ３に書き込まれる。２行目の代入命令を実行する
と、レジスタｒ１に退避領域の先頭のアドレスが書き込
まれる。３行目の代入命令を実行すると、レジスタｒ２
に０が書き込まれる。４行目のストア命令を実行する
と、退避領域の先頭に、キューレジスタに入っているデ
ータの数が書き込まれる。５行目の条件分岐命令を実行
すると、キューレジスタに入っているデータの数が０の
時のみ１１行目に分岐し、処理を終了する。キューレジ
スタに入っているデータの数が１以上の時は、６行目の
処理に進む。６行目の演算命令を実行すると、レジスタ
ｒ２に１が加算され、レジスタｒ２に書き込まれる。７
行目から１０行目はループになっており、キューレジス
タに入っているデータの数だけ繰り返される。７行目の
キュー転送命令と８行目のストア命令を実行すると、キ
ューレジスタの最上部のデータがレジスタｒ０を経由し
て退避領域に書き込まれ、キューレジスタから削除され
る。９行目の演算命令を実行すると、レジスタｒ２に１
が加算され、レジスタｒ２に書き込まれる。１０行目の
条件分岐命令は、キューレジスタにデータが残っている
かどうかを調べる条件分岐命令である。キューレジスタ
にデータが残っている場合は、７行目に分岐し、処理を
続ける。キューレジスタにデータが残っていない場合
は、１１行目に進み、処理を終了する。

【００６１】次に、キューレジスタ回復処理について説
明する。１行目の代入命令を実行すると、レジスタｒ１
に退避領域の先頭のアドレスが書き込まれる。２行目の
代入命令を実行すると、レジスタｒ２に０が書き込まれ
る。３行目のロード命令を実行すると、退避領域の先頭
のデータが、レジスタｒ３に書き込まれる。退避領域の
先頭には、キューレジスタ退避処理を行った時にキュー
レジスタから退避領域に転送したデータの数が格納され
ているため、レジスタｒ３に書き込まれた値は、退避領
域からキューレジスタに転送すべきデータの数を示すこ
とになる。４行目の条件分岐命令を実行すると、退避領
域からキューレジスタに転送すべきデータの数が０の時
のみ９行目に分岐し、処理を終了する。退避領域からキ
ューレジスタへ転送すべきデータの数が１以上の時は、
５行目に進む。５行目の演算命令を実行すると、レジス
タｒ２に１が加算され、レジスタｒ２に書き込まれる。
６行目から８行目はループになっており、退避領域から
キューレジスタに転送すべきデータの数だけ繰り返され
る。６行目のプリロード命令を実行すると、退避領域の
データがキューレジスタの最後尾に転送される。７行目
の演算命令を実行すると、レジスタｒ２に１が加算さ
れ、レジスタｒ２に書き込まれる。８行目の条件分岐命
令は、退避領域からキューレジスタに必要な回数だけデ
ータが転送されたかどうかを調べる条件分岐命令であ
る。転送すべきデータが残っている場合は、６行目に分
岐し、処理を続ける。退避領域からキューレジスタに必
要な回数だけデータが転送された場合は、９行目に進
み、処理を終了する。以上の処理によって、時刻ｔ４の
キューレジスタの状態は、時刻ｔ１のキューレジスタの
状態と同じになるため、ｔ４以降のプログラム１の処理
が正しく行われることが保証される。

【００６２】図３は、キューレジスタに関係する命令を
使用したプログラムの例を示した図である。処理内容は
要素数１００の配列ｘとｙの加算を行い、要素数１００
の配列ｚに書き込む、というものである。以下、配列ｘ
の各要素をｘ(１)〜ｘ(100）、配列ｙの各要素をｙ(１)
〜ｙ(１００)、配列ｚの各要素をｚ(１)〜ｚ(１００)と
記述することにする。１行目の代入命令を実行すると、
レジスタｒ５にｘ(１)のアドレスから１を減じた数が書
き込まれる。２行目の代入命令を実行すると、レジスタ
ｒ６にｙ（１）のアドレスから１を減じた数が書き込ま
れる。３行目の代入命令を実行すると、レジスタｒ０に
１が書き込まれる。以下の命令において、レジスタｒ０
は配列ｘ、及び配列ｙの添字として使用する。４行目の
代入命令を実行すると、レジスタｒ８に３が書き込まれ
る。５行目から８行目は、第一のループであり、３回実
行される。５行目及び６行目の命令はプリロード命令で
あり、配列ｘ、及び配列ｙのデータをキューレジスタに
転送するものである。これらの命令を３回実行すると、
ｘ（１）とｙ（１），ｘ（２）とｙ（２），ｘ(３)とｙ
（３）のデータがキューレジスタに書き込まれる。７行
目の演算命令を実行すると、レジスタｒ０に１が加算さ
れレジスタｒ０に書き込まれる。８行目の条件分岐命令
を実行すると、第一のループが３回実行されるまでは５
行目に分岐し、３回実行されると９行目に進む。９行目
の代入命令を実行すると、レジスタｒ７にｚ（１）のア
ドレスから１を減じた数が書き込まれる。１０行目の代
入命令を実行すると、レジスタｒ１に１が書き込まれ
る。以下の命令において、レジスタｒ１は配列ｚの添字
として使用する。１１行目の代入命令を実行すると、レ
ジスタｒ８に１００が書き込まれる。１２行目から１８
行目は、第二のループであり、９７回実行される。以下
に、このループをｉ（ｉ＝１〜９７）回目に実行する時
の処理を説明する。１２行目の複合プリロード命令を実
行すると、ｘ（ｉ＋３）のデータがキューレジスタに書
き込まれ、同時に、ｘ(ｉ)のデータがキューレジスタか
らレジスタｒ２に転送される。１３行目の複合プリロー
ド命令を実行すると、ｙ(ｉ＋３)のデータがキューレジ
スタに書き込まれ、同時に、ｙ(ｉ)のデータがキューレ
ジスタからレジスタｒ３に転送される。１４行目の演算
命令を実行すると、ｘ（ｉ）のデータとｙ（ｉ）のデー
タが加算され、レジスタｒ４に書き込まれる。１５行目
のストア命令を実行すると、１４行目の演算命令の加算
結果が、ｚ（ｉ）に書き込まれる。１６行目の演算命令
を実行すると、レジスタｒ０に１が加算されレジスタｒ
０に書き込まれる。１７行目の演算命令を実行すると、
レジスタｒ１に１が加算されレジスタｒ１に書き込まれ
る。１８行目の条件分岐命令を実行すると、第二のルー
プが９７回実行されるまでは１２行目に分岐する。第二
のループが９７回実行されると、１９行目に進む。１９
行目から２４行目は第三のループであり、３回実行され
る。以下、このループが１回目に実行されるときの処理
を説明する。２回目，３回目の処理も同様である。１９
行目のキュー転送命令を実行すると、ｘ（９８）のデー
タがキューレジスタからレジスタｒ２に転送される。同
様に、２０行目のキュー転送命令を実行すると、ｙ（９
８）のデータがキューレジスタからレジスタｒ３に転送
される。２１行目の演算命令を実行すると、ｘ（９８）
のデータとｙ（９８）のデータが加算され、レジスタｒ
４に書き込まれる。２２行目のストア命令を実行する
と、２１行目の命令の加算結果が、ｚ（９８）に書き込
まれる。２３行目の演算命令を実行すると、レジスタｒ
１に１が加算されレジスタｒ１に書き込まれる。２４行
目の条件分岐命令を実行すると、第三のループが３回実
行されるまでは１９行目に分岐する。第三のループが３
回実行されると、処理を終了する。

【００６３】図４は、図３の命令列を図１の情報処理装
置で実行したときの処理の流れを示した図である。サイ
クル１からサイクル４では、図３の命令列の１行目から
４行目の代入命令の処理が行われる。サイクル５からサ
イクル８は、図３の命令列の５行目から８行目のループ
の一回目の処理に相当する。サイクル５では、図３の命
令列の５行目のプリロード命令の処理が行われ、主記憶
制御ユニットに対してｘ（１）のデータの読み出し要求
が行われる。主記憶の読み出しには１０サイクル要する
ため、ｘ（１）のデータはサイクル１５にキューレジス
タに書き込まれる。サイクル６では、図３の命令列の６
行目のプリロード命令の処理が行われ、主記憶制御ユニ
ットにｙ（１）のデータの読み出し要求が出される。ｙ
（１）のデータはサイクル１６にキューレジスタに書き
込まれる。サイクル７では演算命令、サイクル８では条
件分岐命令の処理が行われる。サイクル９からサイクル
１２は、図３の命令列の５行目から８行目のループの二
回目の処理に相当する。サイクル９及びサイクル１０で
は、主記憶制御ユニットに対してｘ（２）及びｙ（２）
のデータの読み出し要求が行われ、対応するデータがサ
イクル１９及びサイクル２０にキューレジスタに書き込
まれる。サイクル１１では演算命令、サイクル１２では
条件分岐命令の処理が行われる。サイクル１３からサイ
クル１６についても同様であり、ｘ（３）及びｙ（３）
のデータがサイクル２３及びサイクル２４にキューレジ
スタに書き込まれる。サイクル１７からサイクル１９で
は、代入命令の処理が行われる。サイクル２０からサイ
クル２６は、図３の命令列の１２行目から１８行目のル
ープの一回目の処理に相当する。サイクル２０では、図
３の命令列の１２行目の複合プリロード命令の処理が行
われ、主記憶制御ユニットにｘ（４）のデータの読み出
し要求が出される。それと同時に、ｘ（１）のデータが
キューレジスタからレジスタｒ２に転送される。ｘ
（１）のデータは、サイクル１５にキューレジスタに書
き込まれているため、主記憶の読み出しを待つことな
く、次の命令の処理に移ることが可能である。ｘ（４）
のデータはサイクル３０にキューレジスタに書き込まれ
る。サイクル２１では、図３の命令列の１３行目の複合
プリロード命令の処理が行われ、主記憶制御ユニットに
ｙ(４)のデータの読み出し要求が出される。それと同時
に、ｙ（１）のデータがキューレジスタからレジスタｒ
３に転送される。ｙ（１）のデータは、サイクル１６に
キューレジスタに書き込まれているため、主記憶の読み
出しを待つことなく、次の命令の処理に移ることが可能
である。ｙ（４）のデータはサイクル３１にキューレジ
スタに書き込まれる。サイクル２２では、サイクル２０
及びサイクル２１にキューレジスタからレジスタｒ２及
びｒ３に転送されたデータの加算が行われる。サイクル
２３では、サイクル２２の加算結果が主記憶に書き込ま
れる。サイクル２４およびサイクル２５では加算命令の
処理が、サイクル２６では条件分岐命令の処理が行われ
る。サイクル２７から３３，サイクル３４から４０は、
図３の命令列の１２行目から１８行目のループの二回
目、及び三回目の実行であり、サイクル２０からサイク
ル２６と同様の処理が行われる。以上説明した様に、キ
ューレジスタを使用することにより、主記憶の読み出し
にかかる時間（１０サイクル）に影響されず、１サイク
ルに１命令の割合で命令の処理を行うことができる。

【００６４】図５（ａ）は、本発明の第二の実施例を示
した図である。５０２，５０４は選択回路、５０６は演
算器、５０８はレジスタ、５１０はキューレジスタ、５
４２は命令デコーダ、５４４はキャッシュ制御ユニッ
ト、５１２はキャッシュメモリ、５４６は命令フェッチ
ユニット、５４８は主記憶制御ユニット、５１４は主記
憶、５２２，５２４，５２６，５２８，５３０および５
３２はデータバスである。この実施例の特徴は、キュー
レジスタ５１０と演算器５０６を接続するデータバス５
２２、およびキューレジスタ５１０からのデータとレジ
スタ５０８からのデータのどちらかを選択する選択回路
５０２，５０４を設けたことにある。演算器５０６はレ
ジスタ５０８から読み出したデータの間だけでなく、レ
ジスタ508から読み出したデータとキューレジスタ５１
０から読み出したデータの間で演算を行うことが可能で
ある。図５（ｂ）は、図５（ａ）の情報処理装置で実行
するキュー演算命令の命令コードの例である。ビット０
からビット９までは、命令の種類を示すフィールドであ
り、このフィールドがＯＰ３の時その命令はキュー演算
命令として処理される。ｑ１フィールド（ビット１０）
及びｑ２フィールド（ビット１１）は、演算器の第一の
入力、及び、第二の入力にレジスタから読み出したデー
タを用いるかキューレジスタから読み出したデータを用
いるかを指定する。ｑ１フィールドが０の時には、ｓ１
フィールド（ビット１７からビット２１）で指定された
番号のレジスタの値が演算器の第一の入力として用いら
れる。ｑ１フィールドが１の時には、キューレジスタの
最上部のデータが演算器の第一の入力として用いられ
る。同様に、ｑ２フィールドが０の時には、ｓ２フィー
ルド（ビット２２からビット２６）で指定された番号の
レジスタの値が演算器の第二の入力として用いられ、ｑ
２フィールドが１の時には、キューレジスタの最上部の
データが演算器の第二の入力として用いられる。ｄフィ
ールド（ビット１２）は、演算に使用したキューレジス
タのデータを削除するかどうかを指定するフィールドで
ある。ｄフィールドが１の時には、演算に使用されたキ
ューレジスタのデータはキューレジスタから削除され
る。ｄフィールドが０の時には、演算に使用されたキュ
ーレジスタのデータはキューレジスタから削除されず、
次の演算で使用することが可能である。ｋフィールド
（ビット１３からビット１６）は、演算器で行う演算の
種類を示すフィールドである。ｔフィールド（ビット２
７からビット３１）は、演算結果を書き込むレジスタの
番号を示すフィールドである。図５（ｂ）のキュー演算
命令を用いれば、図３の命令列の２０行目のキュー転送
命令と２１行目の演算命令の二命令を一命令に置き換え
ることができるため、処理すべき命令の数が減少し、性
能が向上する。また、キューレジスタのデータを複数の
演算命令で使用する必要がある場合には、ｄフィールド
が０のキュー演算命令を使用すれば、キューレジスタの
データは削除されないため、次の演算で使用することが
可能である。

【００６５】図６（ａ）は、本発明の第三の実施例を示
した図である。６０２，６０４は選択回路、６４２は命
令デコーダ、６０６は演算器、６０８はレジスタ、６１
０はキューレジスタ、６４４はキャッシュ制御ユニッ
ト、６４６は命令フェッチユニット、６１２はキャッシ
ュメモリ、６４８は主記憶制御ユニット、６１４は主記
憶、６２２，６２４，６２６，６２８，６３０，６３２
および６３４はデータバスである。この実施例の特徴
は、キューレジスタ６１０と演算器６０６を接続する２
本のデータバス６２６，６２８を設けたことにある。デ
ータバス６２８はキューレジスタ６１０の最上部のデー
タを演算器６０６に転送するためのデータバスであり、
データバス６２６はキューレジスタ６１０の二番目のデ
ータを演算器６０６に転送するためのデータバスであ
る。図６（ｂ）は、図６（ａ）の情報処理装置で実行す
る第一のキュー演算命令の命令コードの例である。この
キュー演算命令は、キューレジスタの最初のデータのみ
を使用し、キューレジスタの二番目のデータは使用しな
い。ビット０からビット９までは、命令の種類を示すフ
ィールドであり、このフィールドがＯＰ４の時その命令
は第一のキュー演算命令として処理される。それ以外の
ビットの意味は、図５（ｂ）のキュー演算命令と同じで
ある。図６（ｃ）は、図６（ａ）の情報処理装置で実行
する第二のキュー演算命令の命令コードの例である。こ
のキュー演算命令は、キューレジスタの最上部のデータ
と二番目のデータの両方を使用する。ビット０からビッ
ト９までは、命令の種類を示すフィールドであり、この
フィールドがＯＰ５の時その命令は第二のキュー演算命
令として処理される。ｓｓフィールド（ビット１０）
は、キューレジスタの最上部のデータを演算器の第一の
入力と第二の入力のどちらに用いるかを指定する。ｓｓ
フィールドが０の時には、キューレジスタの最上部のデ
ータが演算器の第一の入力として用いられ、キューレジ
スタの二番目のデータが演算器の第二の入力として用い
られる。ｓｓフィールドが１の時には、キューレジスタ
の二番目のデータが演算器の第一の入力として用いら
れ、キューレジスタの最上部のデータが演算器の第二の
入力として用いられる。ｄ１フィールド（ビット１１）
及びｄ２フィールド（ビット１２）は、演算に使用した
キューレジスタのデータを削除するかどうかを指定する
フィールドである。ｄ１フィールドが１の時にはキュー
レジスタの最上部のデータはキューレジスタから削除さ
れ、ｄ１フィールドが０の時にはキューレジスタの最上
部のデータはキューレジスタから削除されない。同様
に、ｄ２フィールドが１の時にはキューレジスタの二番
目のデータはキューレジスタから削除され、ｄ２フィー
ルドが０の時にはキューレジスタの二番目のデータはキ
ューレジスタから削除されない。ｋフィールド（ビット
１３からビット１６）は、演算の種類を示すフィールド
である。ｔフィールド（ビット２７からビット３１）
は、演算結果を書き込むレジスタの番号を示すフィール
ドである。図６（ｃ）のキュー演算命令を用いれば、図
３の命令列の１９行目、及び２０行目のキュー転送命令
と２１行目の演算命令の三命令を一命令に置き換えるこ
とができるため、処理すべき命令の数が減少し、性能が
向上する。また、キューレジスタのデータを複数の演算
命令で使用する必要がある場合には、ｄ１フィールドま
たはｄ２フィールドが０のキュー演算命令を使用すれば
キューレジスタのデータは削除されないため、次の演算
命令で使用することが可能である。

【００６６】図７は、本発明の第四の実施例を示した図
である。７０２，７０４は選択回路、７４２は命令デコ
ーダ、７０６は演算器、７０８はレジスタ、７１１は第
一のキューレジスタ、７１２は第二のキューレジスタ、
７４４はキャシュ制御ユニット、７４６は命令フェッチ
ユニット、７１４はキャッシュメモリ、７４８は主記憶
制御ユニット、７１６は主記憶、７２２，７２４，７２
６，７２８，７３０，７３２および７３４はデータバス
である。この実施例の特徴は、二つのキューレジスタ７
１１，７１２を設けたことにある。

【００６７】図８（ａ）は、図７の情報処理装置で実行
するプリロード命令の命令コードの例である。図８
（ａ）のプリロード命令は、主記憶から転送してきたデ
ータを二つのキューレジスタのどちらに書き込むかを指
定するため、ｑビットを有する。ｑビットが０の時には
第一のキューレジスタにデータが書き込まれ、ｑビット
が１の時には第二のキューレジスタにデータが書き込ま
れる。ビット０からビット９までは、命令の種類を示す
フィールドであり、このフィールダかＯＰ６の時その命
令はプリロード命令として処理される。この命令コード
ではキュー転送の処理は行わないため、ビット２７から
ビット３１は未使用ビットである。それ以外のビットの
意味は、図２（ａ）のプリロード命令と同じである。図
８（ｂ）は、図７の情報処理装置で実行する第一のキュ
ー演算命令の命令コードの例である。このキュー演算命
令は、第一のキューレジスタのデータのみを使用し、第
二のキューレジスタのデータは使用しない。ビット０か
らビット９までは、命令の種類を示すフィールドであ
り、このフィールダかＯＰ７の時その命令は第一のキュ
ー演算命令として処理される。それ以外のビットの意味
は、図５（ｂ）のキュー演算命令と同じである。図８
（ｂ）の命令コードと同様の命令コードを用いれば、第
二のキューレジスタのデータのみを使用し、第一のキュ
ーレジスタのデータは使用しないキュー演算命令をサポ
ートすることも可能である。図８（ｃ）は、図７の情報
処理装置で実行する第二のキュー演算命令の命令コード
の例である。このキュー演算命令は、第一のキューレジ
スタのデータと第二のキューレジスタのデータの両方を
使用する。ビット０からビット９までは、命令の種類を
示すフィールドであり、このフィールドがＯＰ８の時そ
の命令は第二のキュー演算命令として処理される。ｓｓ
フィールド（ビット１０）は、第一のキューレジスタか
ら読み出したデータを演算器の第一の入力と第二の入力
のどちらに用いるかを指定する。ｓｓフィールドが０の
時には、第一のキューレジスタの最上部のデータが演算
器の第一の入力として用いられ、第二のキューレジスタ
の最上部のデータが演算器の第二の入力として用いられ
る。ｓｓフィールドが１の時には、第二のキューレジス
タの最上部のデータが演算器の第一の入力として用いら
れ、第一のキューレジスタの最上部のデータが演算器の
第二の入力として用いられる。ｄ１フィールド（ビット
１１）及びｄ２フィールド（ビット１２）は、演算に使
用したキューレジスタのデータを削除するかどうかを指
定するフィールドである。ｄ１フィールドが１の時には
第一のキューレジスタの最上部のデータは第一のキュー
レジスタから削除され、ｄ１フィールドが０の時には第
一のキューレジスタの最上部のデータは第一のキューレ
ジスタから削除されない。同様に、ｄ２フィールドが１
の時には第二のキューレジスタの最上部のデータは第二
のキューレジスタから削除され、ｄ２フィールドが０の
時には第二のキューレジスタの最上部のデータは第二の
キューレジスタから削除されない。ｋフィールド（ビッ
ト１３からビット１６）は、演算の種類を示すフィール
ドである。ｔフィールド（ビット２７からビット３１）
は、演算結果を書き込むレジスタの番号を示すフィール
ドである。図８（ｃ）のキュー演算命令を用いれば、図
６（ｃ）のキュー演算命令を用いた場合と同様、図３の
命令列の１９行目、及び２０行目のキュー転送命令と２
１行目の演算命令の三命令を一命令に置き換えることが
できるため、処理すべき命令の数が減少し、性能が向上
する。また、第一のキューレジスタ及び第二のキューレ
ジスタは、最上部のデータの読み出し、及び削除を行え
ばよく、二番目のデータの読み出し、及び削除を行う必
要がないため、図７の情報処理装置では図６（ａ）の情
報処理装置に比べてキューレジスタの構成が簡単にな
る。

【００６８】図９（ａ）は、整数データ用と浮動小数点
（ＦＰ）データ用に別々のレジスタ及び別々の演算器を
有する情報処理装置に対して、本発明を適用した例であ
る。９５２は命令デコーダ、９０２は整数演算器、９０
４は整数レジスタ、９０６は浮動小数点演算器、９０８
は浮動小数点レジスタ、９５４はキャッシュ制御ユニッ
ト、９５６は命令フェッチユニット、９１０はキャッシ
ュメモリ、９１２は整数用キューレジスタ、９１４は浮
動少数点用キューレジスタ、９５８は主記憶制御ユニッ
ト、９１６は主記憶、９２２,９２４,９２６,９２８,９
３０，９３２,９３４，９３６，９３８、および９４０
はデータバスである。本実施例は、整数用と浮動小数点
用の二つのキューレジスタを有することを特徴とする。
整数用キューレジスタ９１２は整数レジスタ９０４に接
続され、浮動小数点用キューレジスタ９１４は浮動小数
点レジスタ９０８に接続されている。図９（ｂ）は、図
９（ａ）の情報処理装置で実行する複合プリロード命令
の命令コードの例である。図９（ｂ）の複合プリロード
命令は、整数データを扱うか浮動小数点データを扱うか
を指定するため、ｐｆビット（ビット１２）及びｍｆビ
ット（ビット１３）を有する。ｐｆビットが０の時に
は、主記憶から転送されてきたデータは整数用キューレ
ジスタに書き込まれ、ｐｆビットが１の時には、主記憶
から転送されてきたデータは浮動小数点用キューレジス
タに書き込まれる。ｍｆビットが０の時には、整数用キ
ューレジスタから整数レジスタにデータが転送され、ｍ
ｆビットが１の時には、浮動小数点用キューレジスタか
ら浮動小数点レジスタにデータが転送される。ビット０
からビット９までは、命令の種類を示すフィールドであ
り、このフィールドがＯＰ９の時その命令は複合プリロ
ード命令として処理される。それ以外のビットの意味
は、図２（ａ）の複合プリロード命令と同じである。整
数データ用と浮動小数点データ用の二つのキューレジス
タを設けたことにより、整数データを処理する場合に
も、浮動小数点データを処理する場合にも高速に処理を
行うことが可能である。

【００６９】図１０（ａ）は、本発明の第六の実施例を
示した図である。１０４２は命令デコーダ、１００２は
整数演算器、１００４は整数レジスタ、１００６は浮動
小数点演算器、１００８は浮動小数点レジスタ、１０４
４はキャッシュ制御ユニット、１０４６は命令フェッチ
ユニット、１０１０はキャッシュメモリ、１０１２はキ
ューレジスタ、１０４８は主記憶制御ユニット、１０１
４は主記憶、１０２２，１０２４，１０２６，１０２
８，１０３０，１０３２，１０３４，１０３６および１
０３８はデータバスである。本実施例の特徴は、整数デ
ータと浮動小数点データで一つのキューレジスタを共用
する様にした点である。キューレジスタ１０１２は、整
数レジスタ１００４と浮動小数点レジスタ１００８の両
方に接続されている。図１０（ｂ）は、図１０（ａ）の
情報処理装置で実行する複合プリロード命令の命令コー
ドの例である。図１０（ｂ）の複合プリロード命令は、
整数レジスタにデータを転送するか浮動小数点レジスタ
にデータを転送するかを指定するため、ｆビット（ビッ
ト１２）を有する。ｆビットが０の時には、キューレジ
スタから整数レジスタにデータが転送され、ｆビットが
１の時には、キューレジスタから浮動小数点レジスタに
データが転送される。ビット０からビット９までは、命
令の種類を示すフィールドであり、このフィールドがＯ
Ｐ１０の時その命令は複合プリロード命令として処理さ
れる。それ以外のビットの意味は、図２（ａ）の複合プ
リロード命令と同じである。整数データと浮動小数点デ
ータで一つのキューレジスタを共用することにより、図
９（ａ）の情報処理装置に比べてハードウェア物量を削
減することが可能である。

【００７０】図１１は、本発明の第七の実施例を示した
図である。１１５２は命令デコーダ、１１０２は演算
器、１１０４はレジスタ、１１５４はキャッシュ制御ユ
ニット、１１５６は命令フェッチユニット、１１０６は
キャッシュメモリ、１１０８は順序保証回路、１１１０
はキューレジスタ、１１５８は主記憶制御ユニット、１
１２０は主記憶、１１３２，１１３４,１１３６,１１３
８,１１４０,１１４２および１１４４はデータバスであ
る。本実施例の特徴は、キューレジスタ1110内のデータ
がプリロード命令の実行順序と一致する様にデータの書
き込みを制御する、順序保証回路１１０８を設けたこと
にある。主記憶１１２０は４つのバンクから構成されて
いる。各バンクは容量を大きくするため比較的低速なメ
モリで構成されており、読み出しに１０サイクル必要で
ある。また、各バンクの読み出しはパイプライン的に処
理され、同一バンクから連続してデータを読み出す場合
は、４サイクルに一つのデータを読み出すことができ
る。更に、バンク０からバンク３の読み出しはパイプラ
イン的に処理され、バンク０からバンク３を順次に読み
出す場合には１サイクルに１つのデータを読み出すこと
ができる。キューレジスタ１１１０は、複数のデータを
格納する領域を有する。データバス１１４４はキューレ
ジスタ１１１０内にあるデータ格納領域全てに接続され
ている。順序保証回路１１０８は、主記憶１１２０から
転送されてきたデータがプリロードの実行順序に並ぶよ
うに、キューレジスタ１１１０へのデータの書き込みを
制御する。

【００７１】図１２は、図１１の情報処理装置でプリロ
ード命令の処理を行う時の処理の流れを示した図であ
る。サイクル１からサイクル８にプリロード命令（ａ）
から（ｈ）の処理が行われ、主記憶の読み出し要求が出
される。プリロード命令(ａ)のデータは、読み出し要求
の１０サイクル後にキューレジスタに書き込まれる。プ
リロード命令（ｂ）は、プリロード命令（ａ）と同一バ
ンクに対する読み出しであるため、プリロード命令
（ａ）の４サイクル後でなければ読み出しができず、読
み出し要求の１４サイクル後にデータがキューレジスタ
に書き込まれる。一方、プリロード命令（ｃ）は、プリ
ロード命令（ａ）及び（ｂ）とは別のバンクの読み出し
であるため、プリロード命令（ａ）及び（ｂ）の読み出
しと並列に処理され、プリロード命令（ｂ）より先にデ
ータがキューレジスタに書き込まれる。この様に、プリ
ロード命令（ｃ）の読み出しをプリロード命令（ｂ）の
読み出しより先に行うことにより、高速に処理を行うこ
とができる。同様に、プリロード命令（ｅ）の読み出し
はプリロード命令（ｂ）及び（ｄ）の読み出しより先に
行われ、プリロード命令（ｇ）の読み出しはプリロード
命令（ｄ）及び(ｆ)の読み出しより先に行われる。この
様に、主記憶の読み出しはプリロード命令の実行順序と
異なるが、順序保証回路は、キューレジスタ内のデータ
がプリロード命令の実行順に並ぶ様にキューレジスタの
書き込みを制御する。

【００７２】図１３は、本発明の第八の実施例を示した
図である。１３５２は命令デコーダ、１３０２は演算
器、１３０４はレジスタ、１３５４はキャッシュ制御ユ
ニット、１３５６は命令フェッチユニット、１３０６は
キャシュメモリ、１３０８，１３１０はポインタ、１３
１２はキューレジスタの書き込み制御回路、１３１４は
キューレジスタ、１３５８は主記憶制御ユニット、１３
２０は主記憶、1332，１３３４，１３３６，１３３８，
１３４０，１３４２，１３４４，１３４６および１３４
８はデータバスである。トップポインタ１３０８はキュ
ーレジスタ1314の最上部の位置を記憶する回路である。
キューレジスタ１３１４の最上部のデータを読み出す
と、ポインタ１３０８に記憶された位置のデータが読み
出される。キューレジスタ１３１４の最上部のデータを
削除すると、ポインタ１３０８が次のデータの位置を示
す値に更新される。ボトムポインタ１３１０はキューレ
ジスタ１３１４の最後尾の位置を記憶する回路である。
プリロード命令を実行すると、主記憶１３２０に対する
読み出し要求に同期してポインタ１３１０に記憶された
値がデータバス１３４２を通して主記憶制御ユニット１
３５８に転送される。その後、ポインタ１３１０が次の
データの位置を示す値に更新される。主記憶制御ユニッ
ト１３５８は、主記憶１３２０から読み出したデータを
データバス1348に出力すると同時に、そのデータを書き
込むべきキューレジスタ１３１４の位置をデータバス１
３４４を通して書き込み制御回路１３１２に転送する。
書き込み制御回路１３１２は、主記憶制御ユニット１３
５８から受け取った情報に従って、キューレジスタ１３
１４の書き込みを制御する。これによって、主記憶制御
ユニット１３５８から転送されるデータの順番がプリロ
ード命令の実行順番と異なっていても、キューレジスタ
１３１４内ではプリロード命令の実行順にデータを並べ
ることが可能である。

【００７３】図１４は、本発明の第九の実施例を示した
図である。１４６２は命令デコーダ、１４０２は演算
器、１４０４はレジスタ、１４６４はキャッシュ制御ユ
ニット、１４６６は命令フェッチユニット、１４０６は
キャッシュメモリ、１４１０はバンク順序記憶回路、１
４０８はキューレジスタ、１４１４は選択回路、1420〜
１４２３はデータバッファ、１４１２はデータバッファ
の書き込み制御回路、１４６８は主記憶制御ユニット、
１４３０は主記憶、１４４２，１４４４，1446，１４４
８，１４５０，１４５２，１４５４，１４５６および１
４５８はデータバスである。主記憶１４３０は、図１１
の情報処理装置と同様、４つのバンクから構成されてい
る。データバッファ１４２０〜１４２３は、先入れ先出
し型のデータバッファであり、それぞれ主記憶１４３０
のバンク０〜３に対応している。書き込み制御回路１４
１２は、データバス１４５４を通して主記憶制御ユニッ
ト１４６８からデータバス１４５２に出力されたデータ
に対応する主記憶１４３０のバンクの番号を受け取り、
データバッファ１４２０〜１４２３への書き込み制御信
号をデータバス１４５８に出力する。バンク順序記憶回
路１４１０は、各プリロード命令が読み出す主記憶１４
３０のバンクの番号をプリロード命令の実行順序に対応
付けて記憶する。選択回路１４１４は、データバス１４
５６を通してバンク順序記憶回路１４１０から次のプリ
ロード命令のバンクの番号を受け取り、対応するデータ
バッファ１４２０〜１４２３のデータを選択する。キュ
ーレジスタ１４０８は先入れ先出し型のレジスタであ
り、選択回路１４１４から受け取ったデータを記憶す
る。バンク順序記憶回路１４１０に記憶されたバンクの
番号に基づいて選択回路１４１４でデータを選択するこ
とにより、主記憶１４３０から読み出したデータの順番
がプリロード命令の順番と異なっていても、キューレジ
スタ１４０８にはプリロード命令の順番にデータが書き
込まれる。

【００７４】図１５は、本発明の第十の実施例を示した
図である。１５１４は命令処理ユニット、１５５２は命
令デコーダ、１５０２は演算器、１５０４はレジスタ、
1554はキャッシュ制御ユニット、１５５６は命令フェッ
チユニット、１５０６はキャッシュメモリ、１５０８，
１５１０はレジスタ、１５１２は順序保証回路、1558は
主記憶制御ユニット、１５２０は主記憶、１５３２，１
５３４，１５３６，１５３８，１５４０，１５４２，１
５４４および１５４６はデータバスである。本実施例の
特徴は、キューレジスタが２つのレジスタ１５０８，１
５１０に分割されていることである。レジスタ１５０８
は少容量の先入れ先出し型のレジスタであり、高速に読
み出すことができる。レジスタ１５１０は大容量のレジ
スタであり、順序保証回路１５１２によって制御されて
いる。レジスタ１５１０はレジスタ１５０８に比べて読
み出し速度が遅いが、一度に複数のデータを読み出すこ
とにより、レジスタ１５０８に必要なデータを転送す
る。キューレジスタを２つのレジスタに分割したことに
より、順序保証回路１５１２を設けたことによる処理速
度の低下に影響されずに、命令処理ユニット１５１４へ
のデータ転送要求に高速に応答することが可能となる。
また、データバス１５４６のデータ転送周波数を命令処
理ユニット１５１４の動作周波数より低くすることが可
能なため、レジスタ１５１０及び順序保証回路１５１２
を別ＬＳＩとして構成することが容易となり、それによ
ってＬＳＩのチップサイズによる制約を気にせずレジス
タ1510の大容量化を容易に図ることができる。

【００７５】

【発明の効果】以上詳述した様に、本発明によれば、デ
ータが必要となるより十分前に主記憶からキューレジス
タにデータを転送するプリロード命令を実行し、データ
を使用する時にキューレジスタからレジスタにデータを
転送するキュー転送命令を実行することにより、低速な
主記憶の読み出し時間に影響されずに高速に処理を行う
ことが可能となり、情報処理装置の性能を向上させるこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すブロック構成図で
ある。

【図２】図１の情報処理装置で実行するプリロード命
令，キュー転送命令，複合プリロード命令及びキュー削
除命令，キューデータ数読み出し命令の命令コードの例
を示す図である。

【図３】図２のプリロード命令，キュー転送命令、およ
び複合プリロード命令を使用したプログラムの例を示す
図である。

【図４】図３のプログラムを図１の情報処理装置で処理
した時の処理の流れを示す図である。

【図５】本発明の第二の実施例のブロック構成図、及
び、本実施例の情報処理装置で処理するキュー演算命令
の命令コードの例を示す図である。

【図６】本発明の第三の実施例のブロック構成図、及
び、本実施例の情報処理装置で処理するキュー演算命令
の命令コードの例を示す図である。

【図７】本発明の第四の実施例のブロック構成図であ
る。

【図８】図７の情報処理装置で実行するプリロード命令
及びキュー演算命令の命令コードの例を示す図である。

【図９】本発明の第五の実施例のブロック構成図、及
び、本実施例の情報処理装置で処理する複合プリロード
命令の命令コードの例を示す図である。

【図１０】本発明の第六の実施例のブロック構成図、及
び、本実施例の情報処理装置で処理する複合プリロード
命令の命令コードの例を示す図である。

【図１１】本発明の第七の実施例のブロック構成図であ
る。

【図１２】図１１の情報処理装置でプリロード命令を処
理した時の処理の流れを示す図である。

【図１３】本発明の第八の実施例のブロック構成図であ
る。

【図１４】本発明の第九の実施例のブロック構成図であ
る。

【図１５】本発明の第十の実施例のブロック構成図であ
る。

【図１６】図１の情報処理装置で処理する命令を説明す
る図である。

【図１７】図１６に示した命令を実行した時のキューレ
ジスタの状態の変化を説明する図である。

【図１８】キューデータ数読み出し命令を使用したキュ
ーレジスタの退避回復処理を説明する図である。

【符号の説明】

１０２…命令処理ユニット、１０６…レジスタ、１０８
…キャッシュメモリ、１１０，５１０，６１０，７１
１，７１２，１０１２，１１１０，１３１４，１４０８
…キューレジスタ、１１２，１１２０，１３２０，１４
３０…主記憶、５０６…演算器、５２２，６２６，６２
８，１０３４，１３４２，１３４４…データバス、９０
４…整数レジスタ、９０８…浮動小数点レジスタ、９１
２…整数用キューレジスタ、９１４…浮動小数点用キュ
ーレジスタ、１１０８…順序保証回路、１３０８…キュ
ーレジスタの最上部の位置を記憶するポインタ、１３１
０…キューレジスタの最後尾の位置を記憶するポイン
タ、１３１２，１４１２…書き込み制御回路、１４２０
〜１４２３…データバッファ、１４１０…バンク順序記
憶回路、１４１４…選択回路、１５０８，１５１０…キ
ューレジスタの一部を構成するレジスタ、１５１２…順
序保証回路。

フロントページの続き (72)発明者 山縣 良 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (32)

【特許請求の範囲】
1. 【請求項１】データを格納する主記憶部と、 前記主記憶部に格納されているデータの一部を格納する
   キャッシュメモリと、 前記キャッシュメモリに格納されたデータを、命令に従
   って処理する命令処理ユニットと、 前記命令処理ユニットに接続され、この命令処理ユニッ
   トの命令の実行により前記主記憶部から読みだされるデ
   ータを格納する先入れ先出し型のキューレジスタ手段と
   を有する情報処理システム。
2. 【請求項２】請求項１項の情報処理システムにおいて、
   前記命令処理ユニットはデータを格納するレジスタと、
   このレジスタに格納されたデータに対して、命令に従っ
   て所定の演算を行う演算器とを有することを特徴とする
   情報処理システム。
3. 【請求項３】請求項２項の情報処理システムにおいて、
   前記キューレジスタ手段に格納されたデータを、命令に
   従って前記レジスタに格納する手段を有することを特徴
   とする情報処理システム。
4. 【請求項４】請求項２項の情報処理システムにおいて、
   前記キューレジスタ手段に格納されたデータを命令に従
   って前記演算器に入力する手段を有し、前記キューレジ
   スタ手段に格納されたデータと、前記レジスタに格納さ
   れたデータとの間で所定演算が実行されることを特徴と
   する情報処理システム。
5. 【請求項５】請求項２項の情報処理システムにおいて、
   前記キューレジスタ手段に格納されたデータを命令に従
   って前記演算器に入力する手段を有し、前記キューレジ
   スタ手段に格納されたデータ間で所定演算が実行される
   ことを特徴とする情報処理システム。
6. 【請求項６】請求項５項の情報処理システムにおいて、
   前記キューレジスタ手段は複数の先入れ先出し型のキュ
   ーレジスタを有し、それぞれのキューレジスタに格納さ
   れたデータ間で所定演算が実行されることを特徴とする
   情報処理システム。
7. 【請求項７】請求項１項の情報処理システムにおいて、
   前記命令処理ユニットは複数の演算器と、これらの演算
   器のそれぞれに対応して備えられた複数のレジスタとを
   有することを特徴とする情報処理システム。
8. 【請求項８】請求項７項の情報処理システムにおいて、
   前記キューレジスタ手段は前記複数のレジスタのそれぞ
   れに対して備えられた複数の先入れ先出し型のキューレ
   ジスタを有することを特徴とする情報処理システム。
9. 【請求項９】請求項８項の情報処理システムにおいて、
   前記キューレジスタのそれぞれに格納されたデータを、
   命令に従って対応する前記レジスタに格納する手段を有
   することを特徴とする情報処理システム。
10. 【請求項１０】請求項９項の情報処理システムにおい
    て、前記複数の演算器は整数演算器、及び、浮動小数点
    演算器を含むことを特徴とする情報処理システム。
11. 【請求項１１】請求項１項の情報処理システムにおい
    て、前記主記憶部から前記キューレジスタ手段に書き込
    まれるデータの書き込み位置を、そのデータが前記命令
    処理ユニットで処理される順序に従って制御する書き込
    み制御手段を有することを特徴とする情報処理システ
    ム。
12. 【請求項１２】請求項１１項の情報処理システムにおい
    て、前記書き込み制御手段は前記キューレジスタ手段に
    書き込まれたデータの最上位の位置、及び、最後尾の位
    置を記憶する回路を有することを特徴とする情報処理シ
    ステム。
13. 【請求項１３】請求項１項の情報処理システムにおい
    て、前記主記憶部が複数のバンクからなり、前記複数の
    バンクのそれぞれに格納されたデータを、命令実行の順
    序に従って前記キューレジスタ手段に書き込む順序を制
    御する書き込み制御手段を有することを特徴とすると情
    報処理システム。
14. 【請求項１４】請求項１３項の情報処理システムにおい
    て、前記書き込み制御手段は、前記各バンクに対応する
    複数のデータバッファと、 前記複数のバンクから前記複数のデータバッファへのデ
    ータの書き込みを制御する書き込み制御回路と、 前記キューレジスタ手段へ転送すべきデータが格納され
    ている前記主記憶のバンクの番号を、命令実行の順序に
    従って記憶するバンク順序記憶回路と、 前記複数のデータバッファからのデータを、前記バンク
    順序記憶回路に記憶されているバンクの番号に従って選
    択し、前記キューレジスタ手段に書き込むための選択回
    路とを有する情報処理システム。
15. 【請求項１５】請求項１項の情報処理システムにおい
    て、前記キューレジスタ手段は前記命令処理ユニットに
    接続される先入れ先出し型の第１のキューレジスタと、
    この第１のキューレジスタと前記主記憶部との間に接続
    される先入れ先出し型の第２のキューレジスタとから成
    ることを特徴とする情報処理システム。
16. 【請求項１６】請求項１５項の情報処理システムにおい
    て、前記主記憶部から前記第２のキューレジスタに書き
    込まれるデータの書き込み位置を、そのデータが前記命
    令処理ユニットで処理される順序に従って制御する書き
    込み制御手段とを有することを特徴とする情報処理シス
    テム。
17. 【請求項１７】主記憶に格納されているデータ、及び、
    命令の一部を格納するキャッシュメモリ手段と、 前記キャッシュメモリ手段に格納された命令の実行を行
    う命令処理ユニットであって、 前記キャッシュメモリ手段に格納された命令をデコード
    する命令デコード部と、 データを格納する少なくとも１つのレジスタと、 前記レジスタに格納されたデータに対して、所定の演算
    を行う少なくとも１つの演算器と、を有する命令処理ユ
    ニットと、 前記命令処理ユニットに接続され、この命令処理ユニッ
    トの命令の実行により前記主記憶部から読みだされるデ
    ータを格納する先入れ先出し型のキューレジスタ手段と
    を有する情報処理装置。
18. 【請求項１８】請求項１７項の情報処理装置において、
    前記キャッシュメモリ手段に格納される命令は、前記主
    記憶部から前記キューレジスタ手段へデータを転送する
    プリロード命令を含むことを特徴とする情報処理装置。
19. 【請求項１９】請求項１７項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納される命令は、前
    記キューレジスタ手段から前記レジスタへデータを転送
    する命令を含むことを特徴とする情報処理装置。
20. 【請求項２０】請求項１８項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納される前記プリロ
    ード命令は、前記主記憶部から前記キューレジスタ手段
    へのデータの転送と前記キューレジスタ手段から前記レ
    ジスタへのデータの転送とを行う複合命令を含むことを
    特徴とする情報処理装置。
21. 【請求項２１】請求項１７項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納される命令は、前
    記キューレジスタ手段からデータを削除する命令を含む
    ことを特徴とする情報処理装置。
22. 【請求項２２】請求項１７項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納される命令は、前
    記キューレジスタ手段に格納されたデータを用いて前記
    演算器で演算を行うキュー演算命令を含むことを特徴と
    する情報処理装置。
23. 【請求項２３】請求項２２項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納されるキュー演算
    命令は、前記キューレジスタ手段に格納された複数のデ
    ータの間の演算を行う命令を含むことを特徴とする情報
    処理装置。
24. 【請求項２４】請求項２２項記載の情報処理装置におい
    て、前記キャッシュメモリ手段に格納されるキュー演算
    命令は、演算の実行後に演算に使用したデータをキュー
    レジスタから削除する命令、又は、削除しない命令を含
    むことを特徴とする情報処理装置。
25. 【請求項２５】請求項１７項記載の情報処理装置におい
    て、前記キューレジスタ手段は、前記主記憶部に接続さ
    れる複数のキューレジスタと、 前記複数のキューレジスタと前記演算器を接続する手段
    とを有することを特徴とする情報処理装置。
26. 【請求項２６】請求項２５項記載の情報処理装置におい
    て、前記命令処理ユニットが有する複数の演算器は整数
    演算器、及び、浮動小数点演算器を含み、これらの演算
    器のそれぞれに前記複数のキューレジスタが接続されて
    いることを特徴とする情報処理装置。
27. 【請求項２７】請求項１７項の情報処理装置において、
    前記主記憶部から前記キューレジスタ手段に書き込まれ
    るデータの書き込み位置を、そのデータが前記命令処理
    ユニットで処理される順序に従って制御する書き込み制
    御手段を有することを特徴とする情報処理装置。
28. 【請求項２８】請求項２７項の情報処理装置において、
    前記書き込み制御手段は前記キューレジスタ手段に書き
    込まれたデータの最上位の位置、及び、最後尾の位置を
    記憶する回路を有することを特徴とする情報処理装置。
29. 【請求項２９】請求項１７項の情報処理装置において、
    前記主記憶部が複数のバンクからなり、前記複数のバン
    クのそれぞれに格納されたデータを、命令実行の順序に
    従って前記キューレジスタ手段に書き込む順序を制御す
    る書き込み制御手段を有することを特徴とする情報処理
    装置。
30. 【請求項３０】請求項２９項の情報処理装置において、
    前記書き込み制御手段は、前記各バンクに対応する複数
    のデータバッファと、 前記複数のバンクから前記複数のデータバッファへのデ
    ータの書き込みを制御する書き込み制御回路と、 前記キューレジスタ手段へ転送すべきデータが格納され
    ている前記主記憶のバンクの番号を、命令実行の順序に
    従って記憶するバンク順序記憶回路と、 前記複数のデータバッファからのデータを、前記バンク
    順序記憶回路に記憶されているバンクの番号に従って選
    択し、前記キューレジスタ手段に書き込むための選択回
    路とを有する情報処理装置。
31. 【請求項３１】請求項１７項の情報処理装置において、
    前記キューレジスタ手段は前記命令処理ユニットに接続
    される先入れ先出し型の第１のキューレジスタと、この
    第１のキューレジスタと前記主記憶部との間に接続され
    る先入れ先出し型の第２のキューレジスタとから成るこ
    とを特徴とする情報処理装置。
32. 【請求項３２】請求項３１項の情報処理装置において、
    前記主記憶部から前記第２のキューレジスタに書き込ま
    れるデータの書き込み位置を、そのデータが前記命令処
    理ユニットで処理される順序に従って制御する書き込み
    制御手段とを有することを特徴とする情報処理装置。