JPH0185999U - - Google Patents

Info

Publication number
JPH0185999U
JPH0185999U JP18248687U JP18248687U JPH0185999U JP H0185999 U JPH0185999 U JP H0185999U JP 18248687 U JP18248687 U JP 18248687U JP 18248687 U JP18248687 U JP 18248687U JP H0185999 U JPH0185999 U JP H0185999U
Authority
JP
Japan
Prior art keywords
data
address
memory
memory element
address input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18248687U
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP18248687U priority Critical patent/JPH0185999U/ja
Publication of JPH0185999U publication Critical patent/JPH0185999U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例を示すブロツク結
線図、第2図は従来のメモリ回路のブロツク結線
図、第3図は第2図を説明するための説明図であ
る。 図において1はアドレス発生回路、3は書込み
/読出し制御回路、5は書込みデータ発生回路、
7はデータ用メモリ素子、9は誤り訂正回路、1
2は書込み制御回路、14は故障記憶専用メモリ
素子である。なお、各図中同一符号は同一または
相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. Nビツト(Nは2以上の正整数)のアドレス入
    力端子を有する第1のメモリ素子と、上記第1の
    メモリ素子に書込みデータを供給する書込みデー
    タ発生回路と、上記第1のメモリ素子から出力さ
    れる読出しデータを入力されて誤り訂正データを
    出力するとともに誤り検出信号を発生する誤り訂
    正回路と、上記誤り検出信号を入力されて書込み
    制御信号を発生する書込み制御回路と、(N―1
    )ビツトのアドレス入力端子を有し、上記書込み
    制御信号によりアドレス入力端子のアドレスデー
    タにより指定されたアドレスのデータを書換える
    ことによつて誤り検出状態を記憶し、読出しデー
    タを前記第1のメモリ素子のアドレス入力端子の
    1本に接続された第2のメモリ素子と、第1及び
    第2のメモリ素子の(N―1)本のアドレス入力
    端子に(N―1)ビツトのアドレスデータを供給
    するアドレス発生回路とを備えたことを特徴とす
    るメモリ回路。
JP18248687U 1987-11-30 1987-11-30 Pending JPH0185999U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18248687U JPH0185999U (ja) 1987-11-30 1987-11-30

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18248687U JPH0185999U (ja) 1987-11-30 1987-11-30

Publications (1)

Publication Number Publication Date
JPH0185999U true JPH0185999U (ja) 1989-06-07

Family

ID=31473933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18248687U Pending JPH0185999U (ja) 1987-11-30 1987-11-30

Country Status (1)

Country Link
JP (1) JPH0185999U (ja)

Similar Documents

Publication Publication Date Title
JPH0185999U (ja)
JP3100204B2 (ja) 絶対値エンコーダにおけるカウンタリセット方法
JPH0528760A (ja) 半導体メモリ
JP3013011B2 (ja) バッファ回路
JPS61220042A (ja) メモリアクセス制御方式
JPS60116543U (ja) 読出専用記憶装置
JPH1031647A (ja) データバス幅変換制御回路を有するcpuボード
JPH02123799U (ja)
JPH02119746U (ja)
JPH0386456U (ja)
JPS59161185U (ja) デジタル画像表示回路
JPS6055129U (ja) 出力回路
JPH01174929U (ja)
JPS59125800U (ja) 内部メモリ・セル切換型メモリ素子
JPH0241058B2 (ja)
JPS60107988U (ja) パ−ソナルコンピユ−タ
JPH03209544A (ja) メモリ制御回路
JPS6010335U (ja) インタフエ−ス回路
JPS59138928U (ja) プロセス出力回路
JPS60164258U (ja) デ−タ転送制御装置
JPH0166697U (ja)
JPS6020099U (ja) P−rom書込器
JPS63118653U (ja)
JPH02247739A (ja) ロジックセルアレイによるシステム検査方法
JPH10161929A (ja) 電子装置