JPH0158904B2 - - Google Patents
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- Publication number
- JPH0158904B2 JPH0158904B2 JP57169584A JP16958482A JPH0158904B2 JP H0158904 B2 JPH0158904 B2 JP H0158904B2 JP 57169584 A JP57169584 A JP 57169584A JP 16958482 A JP16958482 A JP 16958482A JP H0158904 B2 JPH0158904 B2 JP H0158904B2
- Authority
- JP
- Japan
- Prior art keywords
- loop
- circuit
- flag
- control station
- synchronization control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 33
- 230000005540 biological transmission Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Description
【発明の詳細な説明】
本発明は、一本の伝送路で複数の端局を接続し
た構成するループ式データ方式に関する。
た構成するループ式データ方式に関する。
従来、この種のデータ伝送システムはループ式
データ伝送路の同期を制御する１つのループ同期
制御局と複数の従属局とから構成されるのが一般
的である。そして障害対策としては障害局の入出
力端を短絡して障害局を伝送路より切離し、他局
への影響を回避するようなバイパス制御方式を採
用している。またシステムの増設、変更時などに
もバイパス制御を行い、他局へ影響を及ぼさない
ようにしている。
データ伝送路の同期を制御する１つのループ同期
制御局と複数の従属局とから構成されるのが一般
的である。そして障害対策としては障害局の入出
力端を短絡して障害局を伝送路より切離し、他局
への影響を回避するようなバイパス制御方式を採
用している。またシステムの増設、変更時などに
もバイパス制御を行い、他局へ影響を及ぼさない
ようにしている。
しかし、システムに必須のループ同期制御局に
障害が発生した場合、もしループ同期制御局を伝
送路より切離すと、システムが機能しなくなり、
逆に切離さないときには障害のあるままの運用に
なり、データの信頼度が低下する欠点がある。ま
たループ同期制御局に増設、変更を行う場合はシ
ステム停止が必要となり、したがつて適用範囲が
限定される。
障害が発生した場合、もしループ同期制御局を伝
送路より切離すと、システムが機能しなくなり、
逆に切離さないときには障害のあるままの運用に
なり、データの信頼度が低下する欠点がある。ま
たループ同期制御局に増設、変更を行う場合はシ
ステム停止が必要となり、したがつて適用範囲が
限定される。
これらを防ぐ方法として、ループ同期制御局を
二重化する方式が考えられるが、これはハードウ
エアが増加するとともに、供給電源も別系列にす
る必要があり、コスト高となる。
二重化する方式が考えられるが、これはハードウ
エアが増加するとともに、供給電源も別系列にす
る必要があり、コスト高となる。
本発明の目的は上述の欠点を除去したループ式
伝送方式を提供することにあり、ループ同期制御
局に障害、又は停止の必要性が生じた場合には該
ループ同期制御局を伝送路より切離し、前記ルー
プ同期制御局の機能を予備ループ同期制御局が代
行して伝送路の同期制御を行うことができるよう
にしようとするものである。
伝送方式を提供することにあり、ループ同期制御
局に障害、又は停止の必要性が生じた場合には該
ループ同期制御局を伝送路より切離し、前記ルー
プ同期制御局の機能を予備ループ同期制御局が代
行して伝送路の同期制御を行うことができるよう
にしようとするものである。
本発明は、常時ループ同期制御を行ない、かつ
少なくとも１ビツトが「１」のフラグを設定して
ループ状伝送路に送出する同期制御局を有する第
１の端局と、受信したフラグを監視して常時
「０」のフラグを送出し、かつ受信したフラグが
「１」から「０」へ変化した時ループ同期制御を
開始すると共に、少なくとも１ビツトであつてそ
のビツトが「１」のフラグを設定して送出する予
備ループ同期制御局を有する第２の端局を少なく
とも一局備えて構成されることを特徴とする。
少なくとも１ビツトが「１」のフラグを設定して
ループ状伝送路に送出する同期制御局を有する第
１の端局と、受信したフラグを監視して常時
「０」のフラグを送出し、かつ受信したフラグが
「１」から「０」へ変化した時ループ同期制御を
開始すると共に、少なくとも１ビツトであつてそ
のビツトが「１」のフラグを設定して送出する予
備ループ同期制御局を有する第２の端局を少なく
とも一局備えて構成されることを特徴とする。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を説明するシステム
構成図である。図において、システムは、ループ
同期制御局１と端末装置５による端局と、ループ
同期制御局１がバイパスされたときにループ状伝
送路の同期制御を代行する予備ループ同期制御局
１，２，４とこれらのそれぞれに組み合わされて
いる端末装置６，７，８とによる複数の端局がル
ープ状に構成されている。９，１０，１１，１２
はそれぞれバイパス回路である。
構成図である。図において、システムは、ループ
同期制御局１と端末装置５による端局と、ループ
同期制御局１がバイパスされたときにループ状伝
送路の同期制御を代行する予備ループ同期制御局
１，２，４とこれらのそれぞれに組み合わされて
いる端末装置６，７，８とによる複数の端局がル
ープ状に構成されている。９，１０，１１，１２
はそれぞれバイパス回路である。
第２図は本発明に使用されるデータフオーマツ
トを示す。第２図において、Ｓは同期ビツト、
DAは相手局アドレス、SAは発信局アドレス、
Ｆはフラグビツト、Ｄはデータワードをそれぞれ
示す。このデータフオーマツト中のフラグビツト
Ｆは、ここでは１ビツトとし、ループ同期制御局
１から「１」の状態で送出される。他方、予備ル
ープ同期制御局２，３，４は受信したフラグビツ
トＦの値を監視し、さらに受信したフラグビツト
Ｆを「０」として伝送路に送出する。
トを示す。第２図において、Ｓは同期ビツト、
DAは相手局アドレス、SAは発信局アドレス、
Ｆはフラグビツト、Ｄはデータワードをそれぞれ
示す。このデータフオーマツト中のフラグビツト
Ｆは、ここでは１ビツトとし、ループ同期制御局
１から「１」の状態で送出される。他方、予備ル
ープ同期制御局２，３，４は受信したフラグビツ
トＦの値を監視し、さらに受信したフラグビツト
Ｆを「０」として伝送路に送出する。
第３図はループ同期制御局１のブロツク図であ
る。第３図において、ループ同期制御局１はルー
プ状伝送路１３からの信号を受信あるいは送信す
るための符号変換回路１５を有している。この符
号変換回路１５は、データを受信再生するための
データ再生回路１６および受信タイミングを再生
するためのタイミング再生回路１７にそれぞれ接
続されている。このタイミング再生回路１７のタ
イミング信号はデータ再生回路１６に与えられ
る。データ再生回路１６はループ伝送路１３の同
期を制御するためのループ同期制御回路１８に接
続されている。このループ同期制御回路１８は第
２図に示されるフラグビツトＦ「１」として送出
するための第１のフラグ送出回路１９に接続され
ている。このフラグ送出回路１９は端末装置との
インタフエース回路２０と符号変換回路１５にそ
れぞれ接続されている。
る。第３図において、ループ同期制御局１はルー
プ状伝送路１３からの信号を受信あるいは送信す
るための符号変換回路１５を有している。この符
号変換回路１５は、データを受信再生するための
データ再生回路１６および受信タイミングを再生
するためのタイミング再生回路１７にそれぞれ接
続されている。このタイミング再生回路１７のタ
イミング信号はデータ再生回路１６に与えられ
る。データ再生回路１６はループ伝送路１３の同
期を制御するためのループ同期制御回路１８に接
続されている。このループ同期制御回路１８は第
２図に示されるフラグビツトＦ「１」として送出
するための第１のフラグ送出回路１９に接続され
ている。このフラグ送出回路１９は端末装置との
インタフエース回路２０と符号変換回路１５にそ
れぞれ接続されている。
第４図は本発明に使用される予備ループ同期制
御局２のブロツク図である。予備ループ同期制御
局２は、第３図のループ同期制御局１の構成の他
に、第２図に示したフラグビツトの値を監視する
フラグビツト判定回路２１と、その判定結果に応
じて切換え動作を行なう切換回路２２と、上記フ
ラグビツトを上記の判定結果に応じて「０」また
は「１」として送出するための第２のフラグ送出
回路２３を有している。このような構成は第１図
における他のループ同期制御局３，４についても
同様である。
御局２のブロツク図である。予備ループ同期制御
局２は、第３図のループ同期制御局１の構成の他
に、第２図に示したフラグビツトの値を監視する
フラグビツト判定回路２１と、その判定結果に応
じて切換え動作を行なう切換回路２２と、上記フ
ラグビツトを上記の判定結果に応じて「０」また
は「１」として送出するための第２のフラグ送出
回路２３を有している。このような構成は第１図
における他のループ同期制御局３，４についても
同様である。
次に、第１図のシステムの動作を説明する。
ループ同期制御局１の第１フラグビツト送出回
路１９によりフラグビツトは「１」の状態で予備
ループ同期制御局２へ送出される。予備ループ同
期制御局２のフラグビツト判定回路２１は、フラ
グビツト「１」を記憶、判定し、この場合切換回
路２２は第２のフラグ送出回路２３を選択するよ
うに動作する。さらにフラグビツト送出回路２３
は、受信フラグビツトを「０」の状態にして予備
ループ同期制御局３へ送出するように制御され
る。予備ループ同期制御局３では、フラグビツト
判定回路２１はフラグビツト「０」を記憶、判定
し、この場合切換回路２２は第２のフラグ送出回
路２３を選択し、フラグビツト送出回路２３が受
信フラグビツトを「０」の状態にして予備ループ
同期制御局４へ送出するように制御する。予備ル
ープ同期制御局４も同様にフラグビツトを「０」
の状態にしてループ同期制御局１に送出する。し
たがつてループ同期制御局１では、フラグビツト
を「０」の状態で受信する。
路１９によりフラグビツトは「１」の状態で予備
ループ同期制御局２へ送出される。予備ループ同
期制御局２のフラグビツト判定回路２１は、フラ
グビツト「１」を記憶、判定し、この場合切換回
路２２は第２のフラグ送出回路２３を選択するよ
うに動作する。さらにフラグビツト送出回路２３
は、受信フラグビツトを「０」の状態にして予備
ループ同期制御局３へ送出するように制御され
る。予備ループ同期制御局３では、フラグビツト
判定回路２１はフラグビツト「０」を記憶、判定
し、この場合切換回路２２は第２のフラグ送出回
路２３を選択し、フラグビツト送出回路２３が受
信フラグビツトを「０」の状態にして予備ループ
同期制御局４へ送出するように制御する。予備ル
ープ同期制御局４も同様にフラグビツトを「０」
の状態にしてループ同期制御局１に送出する。し
たがつてループ同期制御局１では、フラグビツト
を「０」の状態で受信する。
今、ループ同期制御局１が障害あるいは増設等
によつてバイパス回路９によりバイパスされたと
すると、バイパス回路９が閉じた瞬間から予備ル
ープ同期制御局２では予備ループ同期制御局４よ
り送出される「０」のフラグビツトを受信する。
予備ループ同期制御局２では受信フラグビツトが
「１」から「０」に変化すると、フラグビツト判
定回路２１が前回受信したフラグビツトの状態と
今回受信したフラグビツトの状態とを比較し、受
信フラグビツトの「１」から「０」への変化を検
出する。これにより切換回路２２をループ同期制
御回路１８を選択するよう制御し、さらに第２の
フラグビツト送出回路２３が受信フラグビツトを
「１」として送出するように制御する。
によつてバイパス回路９によりバイパスされたと
すると、バイパス回路９が閉じた瞬間から予備ル
ープ同期制御局２では予備ループ同期制御局４よ
り送出される「０」のフラグビツトを受信する。
予備ループ同期制御局２では受信フラグビツトが
「１」から「０」に変化すると、フラグビツト判
定回路２１が前回受信したフラグビツトの状態と
今回受信したフラグビツトの状態とを比較し、受
信フラグビツトの「１」から「０」への変化を検
出する。これにより切換回路２２をループ同期制
御回路１８を選択するよう制御し、さらに第２の
フラグビツト送出回路２３が受信フラグビツトを
「１」として送出するように制御する。
このようにして、予備ループ同期制御局２は、
ループ同期制御局１のバイパス（制御局１の障
害）を検知して自局がループ同期を制御するよう
に動作し、下位の予備ループ同期制御局３に対し
て自局がループ同期を制御することを通知する。
ループ同期制御局１のバイパス（制御局１の障
害）を検知して自局がループ同期を制御するよう
に動作し、下位の予備ループ同期制御局３に対し
て自局がループ同期を制御することを通知する。
さらにこのときに予備ループ同期制御局２が障
害となりバイパスされても予備ループ同期制御局
３が同様にループ同期を制御するよう動作する。
害となりバイパスされても予備ループ同期制御局
３が同様にループ同期を制御するよう動作する。
以上、１台の同期制御局と３台の予備ループ同
期制御局による構成の場合について説明したが、
同期制御局がバイパスされた場合の同期制御代行
のみを考えるのであれば予備ループ同期制御局は
少なくとも１台あれば良い。また同期制御局以外
の構成を複数の予備ループ同期制御局と同期制御
機能を持たず単にフラグの中継のみを行なう複数
の従属局とによるようにしても良い。更にフラグ
ビツトのビツト数が１ビツトの場合について説明
したが、ｎビツトのうちの１ビツトを「１」とす
るようなフラグビツトでも良い。
期制御局による構成の場合について説明したが、
同期制御局がバイパスされた場合の同期制御代行
のみを考えるのであれば予備ループ同期制御局は
少なくとも１台あれば良い。また同期制御局以外
の構成を複数の予備ループ同期制御局と同期制御
機能を持たず単にフラグの中継のみを行なう複数
の従属局とによるようにしても良い。更にフラグ
ビツトのビツト数が１ビツトの場合について説明
したが、ｎビツトのうちの１ビツトを「１」とす
るようなフラグビツトでも良い。
以上のように、本発明ではループ同期制御局で
所定の値のフラグビツトを送出し、ループ同期制
御局の機能を代行する予備ループ同期制御局にお
いて受信したフラグビツトの値の変化を監視して
必要に応じループ同期制御の代行を開始すること
により、ループ同期制御局の障害あるいは増設、
変更時にこのループ同期制御局を伝送路により切
離してもデータ伝送を継続することができる。さ
らにループ同期制御局を１つの予備ループ同期制
御局の両者の二重障害が発生しても両者を伝送路
より切離してもデータ伝送を継続することができ
る。これにより、ループ同期制御局を二重化した
り、それに供給する電源設備を二重化するような
余分なハードウエアを増加することもなくシステ
ムの信頼性を向上することができ、二重障害にも
対応できるようになる。
所定の値のフラグビツトを送出し、ループ同期制
御局の機能を代行する予備ループ同期制御局にお
いて受信したフラグビツトの値の変化を監視して
必要に応じループ同期制御の代行を開始すること
により、ループ同期制御局の障害あるいは増設、
変更時にこのループ同期制御局を伝送路により切
離してもデータ伝送を継続することができる。さ
らにループ同期制御局を１つの予備ループ同期制
御局の両者の二重障害が発生しても両者を伝送路
より切離してもデータ伝送を継続することができ
る。これにより、ループ同期制御局を二重化した
り、それに供給する電源設備を二重化するような
余分なハードウエアを増加することもなくシステ
ムの信頼性を向上することができ、二重障害にも
対応できるようになる。
第１図は本発明の一実施例を説明するための構
成図、第２図は本発明に使用されるデータフオー
マツトを示す図、第３図および第４図はそれぞ
れ、本発明に使用されるループ同期制御局および
予備ループ同期制御局のブロツク図である。 図において、１……ループ同期制御局、２，
３，４……予備ループ同期制御局、５〜８……端
末装置、９〜１２……バイパス回路、１３……ル
ープ状伝送路、１５……符号変換回路、１６……
データ再生回路、１７……タイミング再生回路、
１８……ループ同期制御回路、１９……フラグビ
ツト送出回路、２０……インタフエース回路、２
１……フラグビツト検出回路、２２……切換回
路、２３……フラグビツト送出回路。
成図、第２図は本発明に使用されるデータフオー
マツトを示す図、第３図および第４図はそれぞ
れ、本発明に使用されるループ同期制御局および
予備ループ同期制御局のブロツク図である。 図において、１……ループ同期制御局、２，
３，４……予備ループ同期制御局、５〜８……端
末装置、９〜１２……バイパス回路、１３……ル
ープ状伝送路、１５……符号変換回路、１６……
データ再生回路、１７……タイミング再生回路、
１８……ループ同期制御回路、１９……フラグビ
ツト送出回路、２０……インタフエース回路、２
１……フラグビツト検出回路、２２……切換回
路、２３……フラグビツト送出回路。
Claims (1)
- １ 伝送路から切離されるときに入出力端を短絡
するように構成された端局が複数局ループ状伝送
路を介して結合されたループ式データ伝送方式に
おいて、常時ループ同期制御を行ない、かつ少な
くとも１ビツトであつてそのビツトが「１」のフ
ラグを設定してループ状伝送路に送出する機能を
有する第１の端局と、通常は「０」のフラグを送
出する回路、ループ同期制御回路、これらの２つ
を切換える回路、受信したフラグを判定してフラ
グ「１」の場合前記フラグ送出回路を選択するよ
うに前記切換え回路を制御し、受信フラグが
「１」から「０」になると前記ループ同期制御回
路を選択するように前記切換え回路を制御すると
共に、前記フラグ送出回路が「１」のフラグを出
力するように制御する判定回路を含む第２の端局
を少なくとも一局備えて構成されることを特徴と
するループ式データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169584A JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169584A JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961249A JPS5961249A (ja) | 1984-04-07 |
| JPH0158904B2 true JPH0158904B2 (ja) | 1989-12-14 |
Family
ID=15889184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169584A Granted JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961249A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616629B2 (ja) * | 1984-03-28 | 1994-03-02 | 日本電気株式会社 | ル−プ式デ−タ伝送方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780847A (en) * | 1980-11-06 | 1982-05-20 | Nec Corp | Loop data transmission system |
-
1982
- 1982-09-30 JP JP57169584A patent/JPS5961249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780847A (en) * | 1980-11-06 | 1982-05-20 | Nec Corp | Loop data transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961249A (ja) | 1984-04-07 |
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