JPS5961249A - ル−プ式デ−タ伝送方式 - Google Patents
ル−プ式デ−タ伝送方式Info
- Publication number
- JPS5961249A JPS5961249A JP57169584A JP16958482A JPS5961249A JP S5961249 A JPS5961249 A JP S5961249A JP 57169584 A JP57169584 A JP 57169584A JP 16958482 A JP16958482 A JP 16958482A JP S5961249 A JPS5961249 A JP S5961249A
- Authority
- JP
- Japan
- Prior art keywords
- loop
- station
- flag bit
- loop synchronization
- control station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一本の伝送路で複数の端局を接続して構成す
るループ式データ方式に関する。
るループ式データ方式に関する。
従来、この種のデータ伝送／ステムはループ状伝送路の
同期を制御する１つのループ同期制御局と複数の従属局
とから構成されるのが一般的である。そして障害対策と
しては障害局の入出力！７ｊＡ： ’Ｅ短終して障害局
を伝送路より切離し、他局への影響を回避するようなバ
イパス制御方式を採用している。またシステムの増設、
変更時などにもバイパス制御を行い、他局へ影響を及ぼ
さないようにしている。
同期を制御する１つのループ同期制御局と複数の従属局
とから構成されるのが一般的である。そして障害対策と
しては障害局の入出力！７ｊＡ： ’Ｅ短終して障害局
を伝送路より切離し、他局への影響を回避するようなバ
イパス制御方式を採用している。またシステムの増設、
変更時などにもバイパス制御を行い、他局へ影響を及ぼ
さないようにしている。
しかし、システムに必須のループ同期制御局に障害が発
生した場合、もしループ同期制御局全伝送路より切離す
と、システムが機能しなくなり。
生した場合、もしループ同期制御局全伝送路より切離す
と、システムが機能しなくなり。
逆に切離さないときには障害のあるままの１東川ＩＣな
り、データの信頼度が低下する欠点がある。またループ
同期制御局に増設、変更を行う場合は／ステム停止が必
要となり、したかって適用範囲か限定される。
り、データの信頼度が低下する欠点がある。またループ
同期制御局に増設、変更を行う場合は／ステム停止が必
要となり、したかって適用範囲か限定される。
これらを防ぐ方法として、ループ同期制御局を二重化す
る方式が考えられるが、これはノ・−ドウエアが増加す
るとともに、供給電源も別系列にする必要があり、コス
ト高となる。
る方式が考えられるが、これはノ・−ドウエアが増加す
るとともに、供給電源も別系列にする必要があり、コス
ト高となる。
本発明の目的は」二連の欠点を除去したループ式データ
伝送方式を提供することにあり、ループ同期制御局に障
害、又は停止の必要性が生じた場合には該ループ同期制
御局を伝送路より切離し、前記ループ同期制御局の機能
を予備ループ同期制御局が代行して伝送路の同期制御を
行うことができるようにしようとするものである。
伝送方式を提供することにあり、ループ同期制御局に障
害、又は停止の必要性が生じた場合には該ループ同期制
御局を伝送路より切離し、前記ループ同期制御局の機能
を予備ループ同期制御局が代行して伝送路の同期制御を
行うことができるようにしようとするものである。
本発明は、常時ループ同期制御を行ない、かつ少なくと
も１ビツトであってそのピッ１が「１」のフラグを設定
してループ状伝送路に送出する同期制御局を有する第１
の端局と、受信したフラグを監視して常時ｒＯＪのフラ
グを送出し、かつ受信したフラグがｒｌｊから「０］へ
変化した時ループ同期制御を開始すると共に、少なくと
も１ビツトであってそのビットが１１」のフラグを設定
して送出する予備ループ同期制御局を有する第２の端局
を少なくとも一局備えて構成されることを特徴とする。
も１ビツトであってそのピッ１が「１」のフラグを設定
してループ状伝送路に送出する同期制御局を有する第１
の端局と、受信したフラグを監視して常時ｒＯＪのフラ
グを送出し、かつ受信したフラグがｒｌｊから「０］へ
変化した時ループ同期制御を開始すると共に、少なくと
も１ビツトであってそのビットが１１」のフラグを設定
して送出する予備ループ同期制御局を有する第２の端局
を少なくとも一局備えて構成されることを特徴とする。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を説明するシステム構成図で
ある。図において、システムは、ルーフ０同期制御局１
と端末装置５による端局と、ループ同期制御局１が・ぐ
イパスされたときにループ状伝送路の同期制御を代行す
る予備ループ同期制御局２．３．４とこれらのそれぞれ
に組み合わされている端末装置６，７．８とによる複数
の端局がループ状に構成されている。９，１０，１１．
１２はそれぞれパイｉ９ス回路である。
ある。図において、システムは、ルーフ０同期制御局１
と端末装置５による端局と、ループ同期制御局１が・ぐ
イパスされたときにループ状伝送路の同期制御を代行す
る予備ループ同期制御局２．３．４とこれらのそれぞれ
に組み合わされている端末装置６，７．８とによる複数
の端局がループ状に構成されている。９，１０，１１．
１２はそれぞれパイｉ９ス回路である。
第２図は本発明に使用されるデータフォーマットを示す
。第２図において、Ｓは同期ビット。
。第２図において、Ｓは同期ビット。
ＤＡは相手局アドレス、ＳＡは発信局アドレス。
Ｆはフラグビット、Ｄはデータワードをそれぞれ示す。
このデータフォーマット中のフラグビットＦは、ここで
は１ビツトとし、ループ同期開側１局１から「１」の状
態で送出される。他方、予（ｉｆｉｉループ同期制御局
２．３．４は受信したフラグビットＦの値を監視し、さ
らに受信したフラグビットＦを「０」として伝送路に送
出する。
は１ビツトとし、ループ同期開側１局１から「１」の状
態で送出される。他方、予（ｉｆｉｉループ同期制御局
２．３．４は受信したフラグビットＦの値を監視し、さ
らに受信したフラグビットＦを「０」として伝送路に送
出する。
第３図はループ同期制御局１のブロック図である。第３
図において、ループ同期制御局１はループ状伝送路１３
からの信号を受信あるいは送信するだめの符号変換回路
１５を有している。この符号変換回路１５は、データを
受信再生するためのデータ再生回路１６および受信タイ
ミシ″グを再生するだめのタイミング再生回路１７にそ
れぞれ接続されている。このタイミング再生回路１７の
タイミング信号はデータ再生回路１６に与えられる。
図において、ループ同期制御局１はループ状伝送路１３
からの信号を受信あるいは送信するだめの符号変換回路
１５を有している。この符号変換回路１５は、データを
受信再生するためのデータ再生回路１６および受信タイ
ミシ″グを再生するだめのタイミング再生回路１７にそ
れぞれ接続されている。このタイミング再生回路１７の
タイミング信号はデータ再生回路１６に与えられる。
データ再生回路１６はループ伝送路１３の同期を制御す
るためのループ同期制御回路１８に接続されている。こ
のループ同期制御回路１８は第２図に示されるフラグビ
ットＦを「１」として送出するための第１のフラグ送出
回路１９に接続されている。このフラグ送出回路１９は
端末装置とのインタフェース回路２０と符号変換回路１
５にそれぞれ接続されている。
るためのループ同期制御回路１８に接続されている。こ
のループ同期制御回路１８は第２図に示されるフラグビ
ットＦを「１」として送出するための第１のフラグ送出
回路１９に接続されている。このフラグ送出回路１９は
端末装置とのインタフェース回路２０と符号変換回路１
５にそれぞれ接続されている。
第４図は本発明に使用される予備ループ同期制御局２の
ブロック図である。予備ループ局２は，第３図のループ
同期制御局ｌの構成のイ也に，第２図に示したフラグビ
ットの値を監視するフラグビット判定回路２１と，その
判定結果εＣ ＬＥ。
ブロック図である。予備ループ局２は，第３図のループ
同期制御局ｌの構成のイ也に，第２図に示したフラグビ
ットの値を監視するフラグビット判定回路２１と，その
判定結果εＣ ＬＥ。
じて切換え動作を行なう切換回路２２と．上記フラグビ
ットを上記の判定結果に応じてｒｏＪｔたけ「１」とし
て送出するための第２のフラク゛送１１１ても同様であ
る。
ットを上記の判定結果に応じてｒｏＪｔたけ「１」とし
て送出するための第２のフラク゛送１１１ても同様であ
る。
次に．第１図のシステムの動作を説明する。
ループ同期制御局１の第１フラグビット送出回路１９に
よりフラグビットは「１」の状態で予（＋ｆｉｉルーゾ
同期制御局２へ送出される。予（ｊｉｆｉ ／レーン０
同期制御局２のフラグビット判定回路２１は，フラグピ
ッ）ｒｌＪを記憶，判定し．この場合切換ＩＩＩｌ路２
２は第２のフラグ送出回路２３全選択するように動作す
る。さらにフラグビ，）送出回路２：うは、受信フラグ
ピッ）＝ｉｒ Ｏ Ｊの状態にして“（＋ｉｉｉループ
同期制御局３へ送出するように制御さｈａｙ。
よりフラグビットは「１」の状態で予（＋ｆｉｉルーゾ
同期制御局２へ送出される。予（ｊｉｆｉ ／レーン０
同期制御局２のフラグビット判定回路２１は，フラグピ
ッ）ｒｌＪを記憶，判定し．この場合切換ＩＩＩｌ路２
２は第２のフラグ送出回路２３全選択するように動作す
る。さらにフラグビ，）送出回路２：うは、受信フラグ
ピッ）＝ｉｒ Ｏ Ｊの状態にして“（＋ｉｉｉループ
同期制御局３へ送出するように制御さｈａｙ。
予備ループ同期制御局３では、フラグビット検出回路２
］はフラグビット「０」を記憶１判定し。
］はフラグビット「０」を記憶１判定し。
この場合切換回路２２は第２のフラグ送出回路２３を選
択し、フラグビット送出回路２３が受信フラグピッ１４
．ｒ ＯＪの状態にして予備ループ同期制御局４へ送出
するように制御する。予備ループ同期制御局４も同様に
フラグビットを「０」の状態にしてループ同期制御局１
に送出する。したがってルーフ０同期制御局１では、フ
ラグビットをｒＯＪの状態で受信する。
択し、フラグビット送出回路２３が受信フラグピッ１４
．ｒ ＯＪの状態にして予備ループ同期制御局４へ送出
するように制御する。予備ループ同期制御局４も同様に
フラグビットを「０」の状態にしてループ同期制御局１
に送出する。したがってルーフ０同期制御局１では、フ
ラグビットをｒＯＪの状態で受信する。
今、ループ同期制御局１が障害あるいは増設等によって
パイ・ぐス回路９によりバイパスされたとすると、・ぐ
イｉＰス回路９が閉じた瞬間から予備ループ同期制御局
２では予備ループ同期制御局４より送出される「０」の
フラグビットを受信する。
パイ・ぐス回路９によりバイパスされたとすると、・ぐ
イｉＰス回路９が閉じた瞬間から予備ループ同期制御局
２では予備ループ同期制御局４より送出される「０」の
フラグビットを受信する。
予備ループ同期制御局２では受信フラグビットが１１」
から「０」に変化すると、フラグビット判定回路２１が
前回受信したフラグピントの状態と今回受信したフラグ
ビットの状態とを比較し５．受信フラグビットの「１」
から「０」への変化を検出する。これにより切換回路２
２ン・ループ同期制御回路１８を選択するよう制御し、
さらに第２のフラグビット送出回路２３が受信フラグビ
ット企「１」として送出するように制御する。
から「０」に変化すると、フラグビット判定回路２１が
前回受信したフラグピントの状態と今回受信したフラグ
ビットの状態とを比較し５．受信フラグビットの「１」
から「０」への変化を検出する。これにより切換回路２
２ン・ループ同期制御回路１８を選択するよう制御し、
さらに第２のフラグビット送出回路２３が受信フラグビ
ット企「１」として送出するように制御する。
このようにして、予備ループ同期制御局２は。
ループ同期制御局１のパイ・Ｑス（制御局１の障害）を
検知して自局がループ同期を制御するように動作し、下
位の予備ルーフ０同期制御局３に対して自局がループ同
期を制御することを通知する。
検知して自局がループ同期を制御するように動作し、下
位の予備ルーフ０同期制御局３に対して自局がループ同
期を制御することを通知する。
さらにこのときに予備ループ同期制御局２かμｍ：１害
となりバイパスされても予備ループ同期制御局３が同様
にループ同期を制御するよう動作する。
となりバイパスされても予備ループ同期制御局３が同様
にループ同期を制御するよう動作する。
以上、１台の同期制御局と３台の予備ループ同期制御局
による構成の場合について説明したが。
による構成の場合について説明したが。
同期制御局がバイノＥスされた場合の同期：１ｉｌｉ御
代行のみを考えるのであれば予備ループ同期制御局（、
−１少なくとも１台あれば良い。また同期制御局以りト
の構成を複数の予備ループ同期制御局と同期制御機能を
持たず単にフラグの中継のみを行なう複数の従属局とに
よるようにしても良い。更にフラグビットのビ、１・Ｖ
が１ピツトの場合について説明したが、ｎビットのうち
の１ビツトを「１」とするようなフラグピントでも良い
。
代行のみを考えるのであれば予備ループ同期制御局（、
−１少なくとも１台あれば良い。また同期制御局以りト
の構成を複数の予備ループ同期制御局と同期制御機能を
持たず単にフラグの中継のみを行なう複数の従属局とに
よるようにしても良い。更にフラグビットのビ、１・Ｖ
が１ピツトの場合について説明したが、ｎビットのうち
の１ビツトを「１」とするようなフラグピントでも良い
。
以」二のように１本発明ではループ同期制御局で所定の
値のフラグビットを送出し、ループ同期制御局の機能を
代行する予備ループ同期制御局において受信したフラグ
ビットの値の変化を監視して必要に応じループ同期制御
の代行を開始することに」：す、ループ同期制御局の障
害あるいは増設。
値のフラグビットを送出し、ループ同期制御局の機能を
代行する予備ループ同期制御局において受信したフラグ
ビットの値の変化を監視して必要に応じループ同期制御
の代行を開始することに」：す、ループ同期制御局の障
害あるいは増設。
変更時にこのループ同期制御局を伝送路より切離しても
データ伝送を継続することができる。さらにループ同期
制御局と１つの予備ループ同期制御局の両者の二重障害
が発生しても両者を伝送路よシ切離してもデータ伝送を
継続することができる。
データ伝送を継続することができる。さらにループ同期
制御局と１つの予備ループ同期制御局の両者の二重障害
が発生しても両者を伝送路よシ切離してもデータ伝送を
継続することができる。
これにより、ループ同期制御局を二重化したり。
それに供給する電源設備を二重化するような余分なハー
ドウェアを増加することもなくシステムの信頼性を向」
ニすることができ、二重障害にも対応できるようになる
。
ドウェアを増加することもなくシステムの信頼性を向」
ニすることができ、二重障害にも対応できるようになる
。
以下余白
第１図は本発明の一実施例を説明するだめの構成図、第
２図は本発明に使用されるデータフＡ−マット−を示す
図、第３図および第４図はそれぞＩ″Ｌ。 本発明に使用されるル−プ同期制御局および予イハ行ル
ープ同期制御局のブロック図である。 図において。
２図は本発明に使用されるデータフＡ−マット−を示す
図、第３図および第４図はそれぞＩ″Ｌ。 本発明に使用されるル−プ同期制御局および予イハ行ル
ープ同期制御局のブロック図である。 図において。
Claims (1)
- １、 伝送路から切ＮＩＬされるときに入出刃端を短絡
するように構成された端局が複数局ループ状伝送路を介
して結合されたループ式データ伝送方式において、當時
ループ同期制御を行ない、かつ少なくとも１ビットであ
ってそのビットが「］」のフラグを設定してループ状伝
送路に送出する機能を有する第１の端局と、受信したフ
ラグを監視して常ｒ）ｉ７ ｒ ＯＪのフラグを送出し
、かつ、受信したフラグが「ＩＪがら「ｏＪへ変化した
時ループ同期制御を開始すると共に、少なくとも１ビ、
１・であってそのビットが「１」のフラグを設定して送
出する機能を有する第２の端局を少なくＪも一局備えて
構成されることを特徴とするループ式データ伝送方式〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169584A JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169584A JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961249A true JPS5961249A (ja) | 1984-04-07 |
| JPH0158904B2 JPH0158904B2 (ja) | 1989-12-14 |
Family
ID=15889184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169584A Granted JPS5961249A (ja) | 1982-09-30 | 1982-09-30 | ル−プ式デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60204146A (ja) * | 1984-03-28 | 1985-10-15 | Nec Corp | ル−プ式デ−タ伝送方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780847A (en) * | 1980-11-06 | 1982-05-20 | Nec Corp | Loop data transmission system |
-
1982
- 1982-09-30 JP JP57169584A patent/JPS5961249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780847A (en) * | 1980-11-06 | 1982-05-20 | Nec Corp | Loop data transmission system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60204146A (ja) * | 1984-03-28 | 1985-10-15 | Nec Corp | ル−プ式デ−タ伝送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158904B2 (ja) | 1989-12-14 |
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